如何自動覆蓋99.99%的情況

當一個Xilinx的FPGA芯片被重新配置時，每一個單元都將被初始化，如圖6所示。在某種意義上講，這是一個上電之后的“終極的”全局復位操作，因為它不僅僅是對所有的觸發器進行了復位操作，還初始化了所有的RAM單元。隨著Xilinx FPGA芯片內部的嵌入式RAM資源越來越多，這種“終極的”全局復位操作越來越有意義。對所有的RAM單元進行預定義，在軟件仿真和實際操作中都是非常有幫助的，因為這樣避免了在上電時采用復雜的啟動順序來清除存儲單元內容的操作。
隨著Xilinx的FPGA芯片越來越多的嵌入處理器內核，比如MicroBlaze軟核、ARM和PowerPC硬核等，這種特性使得所有的程序和數據空間在處理器內核執行第一條指令之前都已經被預定義，則原來那種靠燒寫昂貴的可編程資源來僅僅復位觸發器的操作變得毫無意義了。開發過程中所使用的仿真工具也應當具有模擬此操作的能力（即我們通常所說的“上電復位”），這樣在后續的設計中就可以避免使用可有可無的復位操作了。
其余0.01% 情況的設計準則
最重要的事情是使用某些準則來處理設計中的復位操作，并且這些準則在設計審查階段就應該被完全考慮到。可以使用一個局部的高性能的復位網絡來控制僅僅需要局部復位的觸發器。圖7給出了一個這種局部復位的示意圖。這種電路的優點在于，它所提供的復位效果與外接全局復位信號的效果是一致的。

在器件配置或者異步復位時，鏈中的所有觸發器都被預設為1。幾乎在這同時，鏈中的最后一個觸發器驅動局部復位網絡并向其發送一個有效復位信號。隨著全局復位/置位信號或異步復位信號的釋放，整個移位寄存器鏈開始在每個時鐘周期被填充為0。
鏈中觸發器的數目決定了局部復位網絡所需要的復位脈沖的最小寬度。最后的結果是，鏈中最后一個觸發器從高跳變到低，而局部復位信號的釋放與時鐘周期同步。被復位的觸發器可以采用同步置位（synchronous set (FDS)）或者同步復位（synchronous reset (FDR)），即構成了完整的同步設計，而接下來的時序規范和分析也將容易得多。