使用XILINX公司的Spartan6芯片，也是最近半年的事情。該芯片由于上市時間不長，在使用該芯片的時候各位網友分享的心得也比較少；再加上第一次開發使用它，開發過程肯定會遇到很多很多棘手頭疼的問題。可以說Spartan6芯片的使用者對它是又愛又恨吶！

1.Spartan6芯片的時鐘資源，種類比較多，而且使用它的游戲規則也有不少變化。XILINX公司關于Spartan6芯片提供了一篇文檔Xilinx UG382 Spartan-6 FPGA Clocking Resources User Guide ，里面有詳細的說明和解析。

本文就是對該文進行濃縮，將幾個關鍵問題用圖表的方式重新解釋一番。

1.弄清楚目前Spartan6提供哪些時鐘資源和時鐘BUFFER資源。
2.弄清楚各種時鐘BUFFER的輸入輸出情況。這是最重要的，因為這些資源對信號從哪里來，到哪里去，給哪些對象使用是有硬性要求的。

下面一段是XILINX提供的關于各種時鐘BUFFER使用規則。一定要把這幾句話弄懂。原因首先是，它提供了時鐘BUFFER的類型；其次，它定義各種時鐘BUFFER的輸入輸出。

Understand the use of each clock buffer type and how they can work best for your design
1. BUFG/BUFGMUX – Global Clock; Clock of Fabric; legal support for IDDR2、ODDR2 clocking。
2. BUFH – Increases number or global clock routing resources; CMT outputs if BUFG’s not used。
3. BUFIO2 – High speed clocking of IOSERDES/IOLOGIC (without DCM/PLL); Dedicated routing to DCM/PLL/BUFG。
4. BUFPLL – SDR clocking of ISERDES2/OSERDES2。
5. BUFIO2FB – Dedicated routing for feedback for DCM/PLL; GTP and PLL are
also used to route through the BUFIO2FB。

說實話，我第一次閱讀這段文字，還是摸不著門路，沒有完全搞清楚。讀完以后對芯片內的時鐘資源布局無法建立一個清晰的圖景。沒關系，配合下面幾個圖，就會容易理解一些。

下面的圖，如果對Spartan6相關的資料閱讀廣泛的話，下面的幾幅圖應是比較熟悉的啦。但這些圖包含的信息量很大，值得拿出來給大家解惑。這些圖可以很好的告訴使用者，時鐘BUFFER的輸入從哪里來，輸出到哪里去！！！！

圖1 BUFPLL和BUFIO2的圖示

圖2 BUFIO2的詳細圖示

圖2 CMT的輸入輸出詳細圖示

圖3 一個CMT的使用案例舉例

如果將上面的內容閱讀完了后，看一下圖4，如果你能徹底搞清楚他們的關系，那就說明對時鐘資源已經建立清晰的圖景了。

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圖4 Spartan6內部時鐘資源關聯圖。

舉個我開發過程中遇到的一個問題：

我的設計中，其中的某一個BANK，有系統的全局時鐘輸入信號，同時也有高速DDR輸入信號。由于該DDR輸入信號同時還需要一個隨路時鐘輸入，它與全局時鐘輸入信號處于同一個BANK中。我的設計將該隨路時鐘信號通過一個例化的BUFIO2進行端接后，供設計代碼使用作為DDR模塊的時鐘信號。

MAP階段出現了問題，出現了ERROR報告，報告稱我例化的BUFIO2不能place!!!!
不知道原因啊一開始，接下來就是痛苦的調試中。。。（幾個通宵）
后來看了Xilinx UG382中下面一段話，才知道怎么解決。

The BUFIO2FB buffer matches the clock routing delay between a CMT (PLL or DCM) reference input CLKIN and feedback CLKFB when used as shown in Figure 1-39. The ISE Design Suite automatically inserts matching BUFIO2FB and BUFIO2 buffers when the CMT feedback path is used。

呵呵。。。知道了我寫該博文的原因了吧，對Spartan6的時鐘資源一定要弄清楚！！！