Verilog HDL簡明教程(part1)

第一章簡介

Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。

Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。

Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結構。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。當然,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。

Verilog HDL語言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL語言于1990年被推向公眾領域。 Open Verilog International （OVI）是促進Verilog發(fā)展的國際性組織。1992年， OVI決定致力于推廣Verilog OVI標準成為IEEE標準。這一努力最后獲得成功，Verilog 語言于1995年成為IEEE標準，稱為IEEE Std 1364－1995。完整的標準在Verilog硬件描述語言參考手冊中有詳細描述。
主要能力

下面列出的是Verilog硬件描述語言的主要能力：
* 基本邏輯門，例如and、or和nand等都內置在語言中。
* 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。
* 開關級基本結構模型，例如pmos 和nmos等也被內置在語言中。
* 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。
* 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式—使用過程化結構建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結構化方式—使用門和模塊實例語句描述建模。
* Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。
* 能夠描述層次設計，可使用模塊實例結構描述任何層次。
* 設計的規(guī)模可以是任意的；語言不對設計的規(guī)模（大小）施加任何限制。
* Verilog HDL不再是某些公司的專有語言而是IEEE標準。