一、FPGA介紹

　　FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

　　FPGA特點

　　1）采用FPGA設計ASIC電路（專用集成電路），用戶不需要投片生產(chǎn)，就能得到合用的芯片。

　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。

　　4）FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 5） FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。

　　FPGA是由存放在片內(nèi)RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。

　　二、CPLD介紹

　　CPLD（Complex Programmable Logic Device）復雜可編程邏輯器件，圍繞中心的可編程互連矩陣單元組成，其中LMC邏輯結構較復雜，并具有復雜的I/O單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。由于 CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。到90年代，CPLD發(fā)展更為迅速，不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線可編程等高級特性。較常用的有Xilinx公司的EPLD和Altera公司的CPLD.

　　CPLD器件特點

　　它具有編程靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)（一般在10，000件以下）之中。幾乎所有應用中小規(guī)模通用數(shù)字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。

　　三、FPGA和CPLD的區(qū)別差異

　　①CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結構，而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。

　　②CPLD的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結構決定了其延遲的不可預測性。

　　③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。

　　④FPGA的集成度比CPLD高，具有更復雜的布線結構和邏輯實現(xiàn)。

　　⑤CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜。 ⑥CPLD的速度比FPGA快，并且具有較大的時間可預測性。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。

　　⑦在編程方式上，CPLD主要是基于E2PROM或FLASH存儲器編程，編程次數(shù)可達1萬次，優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編 程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時丟失，每次上電時，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其 優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。

　　⑧CPLD保密性好，F(xiàn)PGA保密性差。

　　⑨一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。

　　隨著復雜可編程邏輯器件（CPLD）密度的提高，數(shù)字器件設計人員在進行大型設計時，既靈活又容易，而且產(chǎn)品可以很快進入市常許多設計人員已經(jīng)感受到 CPLD容易使用。時序可預測和速度高等優(yōu)點，然而，在過去由于受到CPLD密度的限制，他們只好轉向FPGA和ASIC。現(xiàn)在，設計人員可以體會到密度 高達數(shù)十萬門的CPLD所帶來的好處。