在使用高層次綜合，創(chuàng)造高質(zhì)量的RTL設(shè)計(jì)時(shí)，一個(gè)重要部分就是對(duì)C代碼進(jìn)行優(yōu)化。Vivado Hls總是試圖最小化loop和function的latency，為了實(shí)現(xiàn)這一點(diǎn)，它在loop和function上并行執(zhí)行盡可能多的操作。比如說，在function級(jí)別上，高級(jí)綜合總是試圖并行執(zhí)行function。

除了這些自動(dòng)優(yōu)化，directive是用來：
（1） 并行執(zhí)行多個(gè)tasks，例如，同一個(gè)function的多次執(zhí)行或同一loop的多次迭代。這是流水線結(jié)構(gòu)。
（2） 調(diào)整數(shù)組的物理實(shí)現(xiàn)（(block RAM），函數(shù)，循環(huán)和端口，以提高數(shù)據(jù)的可用性，并幫助數(shù)據(jù)流更快地通過設(shè)計(jì)。
（3） 提供關(guān)于數(shù)據(jù)dependency的信息，或者缺乏數(shù)據(jù)dependency，允許執(zhí)行更多的優(yōu)化。最終的優(yōu)化是修改C源代碼，以消除在代碼中意外的dependency，但是這可能會(huì)限制硬件的性能。

本文使用的sample設(shè)計(jì)是一個(gè)matrix multiplier函數(shù)。目標(biāo)是在每一個(gè)時(shí)鐘周期處理一個(gè)新的sample，并實(shí)現(xiàn)數(shù)據(jù)流接口。

優(yōu)化matrix multiplier

solution1

這里使用矩陣乘法器設(shè)計(jì)，來顯示如何可以完全優(yōu)化基于loop的設(shè)計(jì)。設(shè)計(jì)目標(biāo)是在每個(gè)時(shí)鐘周期讀取一個(gè)使用FIFO接口的sample，同時(shí)最大限度地減少了面積。此分析包括一個(gè)比較在loop級(jí)優(yōu)化和在function級(jí)優(yōu)化的方法。

對(duì)比loops和function pipeline的使用，創(chuàng)建一個(gè)可以處理采樣時(shí)鐘的設(shè)計(jì)。分析設(shè)計(jì)不符合性能要求的兩個(gè)最常見的原因：loops dependency和數(shù)據(jù)流的限制（或瓶頸）。

Step 1:創(chuàng)建并打開Project
找到Design_Optimization lab1文件夾，依次在Command Prompt 窗口輸入vivado_hls –f run_hls.tcl和vivado_hls –p matrixmul_prj

Step 2:綜合分析設(shè)計(jì)
綜合后的結(jié)果：

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（1）圖中，總的interval為80個(gè)時(shí)鐘周期。因?yàn)槊總€(gè)輸入數(shù)組中都有九個(gè)元素，所以設(shè)計(jì)每輸入讀取需要約九個(gè)周期。
（2）interval比latency多一個(gè)時(shí)鐘周期，所以沒有在硬件上并行執(zhí)行。
（3）interval/latency是由于嵌套loops

I.Product inner loop：
-有一個(gè)2個(gè)時(shí)鐘周期的延遲。
-總的迭代有6個(gè)時(shí)鐘周期。

II.COL loop：
-它需要1個(gè)時(shí)鐘輸入和1個(gè)時(shí)鐘退出。
-它需要8個(gè)時(shí)鐘周期為每個(gè)迭代（1 + 6 + 1）。
-總的有24個(gè)周期完成所有迭代。

III.頂層loops每次迭代需要26個(gè)時(shí)鐘周期，總的loops迭代共78時(shí)鐘周期。

為了改善initiation interval，則需要：pipeline loops或pipeline整個(gè)function，并比較這兩種結(jié)果。當(dāng)pipelining loops時(shí)，loops的initiation interval是監(jiān)控的重要度量指標(biāo)。即使設(shè)計(jì)達(dá)到loop可以在每個(gè)時(shí)鐘周期處理一個(gè)sample，函數(shù)的initiation interval仍然需要包含函數(shù)內(nèi)的loops來完成所有數(shù)據(jù)的處理。

solution2: Pipeline the Product Loop

Step 1創(chuàng)建solution2，在Product loop下面插入pipeline directive（這里在Directive Editor下選擇pipeline）

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注意：當(dāng)pipeline嵌套loop時(shí)，通過pipeline最內(nèi)部Loop最大的好處就是，即有利于處理數(shù)據(jù)的sample。高級(jí)綜合自動(dòng)應(yīng)用loop flattening，折疊嵌套loop，刪除loop轉(zhuǎn)換（本質(zhì)上是創(chuàng)建一個(gè)更多迭代的單循環(huán)，但時(shí)鐘周期整體較少）。

Step 2 綜合設(shè)計(jì)到RTL級(jí)
在綜合過程中，我們得到Console pane中報(bào)告的信息，顯示loop flattening是loop Row上執(zhí)行，默認(rèn)內(nèi)部Interval target為1由于依賴關(guān)系不能在loop Product上完成。

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圖中表明，雖然Product loop已經(jīng)被pipeline，interval為2，但是頂層loop沒有被pipeline。頂層loop不能pipeline的原因是，loop flattening只發(fā)生在loop Row，在loop Col 到Product loop上沒有l(wèi)oop flattening。下面解釋loop flattening不能flatten所有nested loop的原因。