當您聲明多周期路徑時，實際上是將建立或保持(或二者皆有)分析要求與 path_mutiplier 相乘。例如在上面的第一個實例中，每兩個時鐘周期有一次輸出，因此對于建立時序而言 path_multiplier 是 2。由于多周期路徑既可應用到建立時間又可應用到保持時間，那么您可以選擇其應用位置。當您聲明建立時間乘數時，最佳做法通常是使用下面的公式同時聲明一個保持時間乘數。
保持周期 = 建立乘數 – 1 – 保持乘數

這對于我們所介紹的下列簡單實例意味著，保持乘數由下面這個公式確定：
保持乘數 = 建立乘數 – 1，當使用公共時鐘時。

為了演示
多周期路徑的重要性，我創建了一個簡單實例，您可在這里下載。在 XDC 文件中有一個實例包含了建立和保持這兩個已被同時聲明的多周期路徑。

物理約束
最常用的物理約束是 I/O 引腳布局和與 I/O 引腳有關的參數定義，例如標準驅動強度。不過，還有其它類型的物理約束，包括布局、布線、I/O 和配置約束等。布局約束能夠定義單元的位置，而布線約束可用來定義信號的布線。I/O 約束可用來定義 I/O 位置及其參數。最后，配置約束可用來定義配置方法。

同樣，也有一些約束不屬于這幾組約束。Vivado 設計套件包含三種這樣的約束，它們主要用于網表中。

? DONT_TOUCH – 該約束可用來阻止優化，這樣當實現安全關鍵型或高可靠性系統時該約束會非常有用。

? MARK_DEBUG – 該約束可用來保存 RTL信號，以便隨后用于調試。

? CLOCK_DEDICATED_ROUTE – 該約束可用來識別時鐘布線。

最常用的約束與 I/O 布局和 I/O 的配置有關。將 I/O 放在 FPGA 上，需要使用布局約束找到物理引腳，使用 I/O 約束配置 I/O 標準和斜率等 I/O 屬性。

現代化的 FPGA 支持多種單端和差分 I/O 標準。這些均可通過 I/O 約束來進行定義。不過，您必須確保遵守 I/O Banking 規則，這取決于最后的引腳布局。

但什么是 I/O Banking 規則？將 FPGA 中的用戶 I/O 分組為若干個 Bank，每個 Bank 包含多組 I/O。這些 Bank 具有獨立的電壓源，能支持多種 I/O 標準。在 Zynq?-7000 All Programmable SoC（以及其它 7 系列器件)中，I/O Bank 被進一步分為高性能和大范圍這兩個大的組別。這種類別劃分能進一步約束性能，并要求工程師針對接口使用正確的類別。

高性能 (HP) 類別針對更高的數據速率進行了精心優化。它使用更低的工作電壓，而且不支持 LVCMOS 3v3 和 2v5。另一個是大范圍 (HR) 類別，其可處理 HP 不支持的更多 I/O 標準。因此，HR 支持傳統的 3v3 和 2v5 接口。圖 3 給出了這些 Bank。

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圖 3 – 賽靈思 7 系列器件上的高性能(左)和大范圍 I/O Bank

當您決定為信號使用哪種 Bank 后，仍然可以更改信號驅動強度和斜率。這些都是硬件設計團隊很感興趣的指標，因為他們要努力確保單板的信號完整性達到最優。選擇結果還會影響單板設計的時序。為此，您可以使用信號完整性工具。

SI 工具需要 IBIS 模型。當您打開了Impelmented Design時，您可使用 File->Export->Export IBIS 模型選項從 Vivado 工具中提取設計的 IBIS 模型。然后，使用該文件關閉解決系統級 SI 問題和最終 PCB 布局的時序分析。

如果設計團隊整體上對 SI 性能以及系統的時序感到滿意，您就會得到針對設計中 I/O 的多個約束，如下所示。
set_property PACKAGE_PIN G17 [get_ports {dout}] set_property IOSTAN- DARD LVCMOS33 [get_ports
{dout}]
set_property SLEW SLOW [get_ports {dout}]

set_property DRIVE 4 [get_ ports {dout}]

對于 HP I/O Bank，您還可使用數控阻抗正確做IO端接并增加系統的 SI，無需使用外部端接方案。如果沒有信號驅動 I/O，例如將 I/O 連接到外部連接器，這時您還必須考慮 I/O 的影響。這種情況下，您可使用 I/O 約束實現上拉或下拉電阻，以防止由于 FPGA 輸入信號懸置而導致系統問題。

當然，您也可以使用物理約束在 I/O block 內放置最終的輸出觸發器，以改善設計的時序。這樣做能縮短clock to out的時間。您也可以對輸入信號做相同的處理，以使設計滿足引腳到引腳的建立和保持時間要求。