摘 要： 針對(duì)信號(hào)處理數(shù)據(jù)量大、實(shí)時(shí)性要求高的特點(diǎn)，從實(shí)際應(yīng)用出發(fā)，設(shè)計(jì)了以雙DSP+FPGA為核心的并行信號(hào)處理模塊。為了滿足不同的信號(hào)處理任務(wù)需求，F(xiàn)PGA可以靈活地選擇與不同的DSP組成不同的信號(hào)處理結(jié)構(gòu)，同時(shí)為滿足大數(shù)據(jù)存儲(chǔ)要求設(shè)計(jì)了可方便網(wǎng)絡(luò)控制的數(shù)據(jù)存儲(chǔ)模塊。模塊之間可以通過自定義LVDS接口實(shí)現(xiàn)互聯(lián)，組成一個(gè)系統(tǒng)。
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0 引言

隨著科學(xué)技術(shù)的飛速發(fā)展，在無線通信、軍事、工業(yè)、圖像和醫(yī)療等領(lǐng)域高速大數(shù)據(jù)采集已經(jīng)成為信號(hào)處理系統(tǒng)中不可或缺的部分，這就意味著在現(xiàn)代實(shí)時(shí)信號(hào)處理領(lǐng)域，在有限的時(shí)間內(nèi)，需要處理和存儲(chǔ)的數(shù)據(jù)量更大，同時(shí)為達(dá)到實(shí)時(shí)性，還要求信號(hào)處理系統(tǒng)具有多任務(wù)并行處理能力，這就對(duì)信號(hào)處理系統(tǒng)的處理能力提出了更高要求。與此同時(shí)，無論是雷達(dá)信號(hào)目標(biāo)識(shí)別還是可見光的目標(biāo)識(shí)別，都需要采集大量數(shù)據(jù)加強(qiáng)數(shù)據(jù)庫建立，從而用來分析目標(biāo)識(shí)別算法的性能，這無疑對(duì)數(shù)據(jù)存儲(chǔ)提出了挑戰(zhàn)。針對(duì)這些問題，本文采用兩片ADI公司的ADSP TS201設(shè)計(jì)了多DSP松耦合的并行數(shù)字信號(hào)處理模塊，并以兩片Xilinx公司的Spartan3AN系列中的XC3S1400AN和TI公司的DP83865為核心設(shè)計(jì)了高速大容量、可以通過網(wǎng)口進(jìn)行控制的數(shù)據(jù)存儲(chǔ)模塊，模塊之間通過鏈路口橋接構(gòu)成一個(gè)系統(tǒng)。

1 芯片選型

1.1 FPGA選擇

FPGA選擇Xilinx公司的Spartan3AN系列中的XC3S1400AN，此芯片含有502個(gè)I/O管腳[1]可以靈活地與DSP互聯(lián)，同時(shí)可配成227對(duì)差分對(duì)，擴(kuò)展成LVDS總線用于高速數(shù)據(jù)傳輸。選擇此芯片的另一個(gè)優(yōu)點(diǎn)是片內(nèi)Flash達(dá)到16 Mbit，可將程序直接固化到片內(nèi)，簡(jiǎn)化了外圍結(jié)構(gòu)。

1.2 信號(hào)處理芯片選擇

ADSP TS201是ADI公司推出的一款性能極高的靜態(tài)超標(biāo)量處理器，對(duì)大的信號(hào)處理任務(wù)和通信結(jié)構(gòu)進(jìn)行了優(yōu)化，具有適合多DSP并行處理的突破性體系結(jié)構(gòu)，可廣泛應(yīng)用于大存儲(chǔ)量、高性能、高速度的信號(hào)處理和圖像處理系統(tǒng)中[2]。TS201的主要性能指標(biāo)如下：

（1）最高工作主頻可達(dá)600 MHz，指令周期為1.67 ns，可支持單指令多數(shù)據(jù)（SIMD）操作；

（2）6位定點(diǎn)處理能力達(dá)4 800 MMAC/s，是C64X的1.6倍；浮點(diǎn)處理能力是C67X的2.6倍；

（3）DSP之間LINK口通信可以達(dá)到單向最大速率為600 MB／s，雙向1.2 GB/s；

（4）獨(dú)立的片內(nèi)總線（4條128位數(shù)據(jù)總線，4條32位地址總線）可提供4 GB的尋址空間；

（5）可通過共享總線提供無縫連接以用于片內(nèi)集成總線的仲裁控制；

（6）片上SDRAM控制器和片上DMA控制器可提供14條DMA通道。

2 信號(hào)處理體系設(shè)計(jì)

信號(hào)處理器可非常方便地構(gòu)建簡(jiǎn)單的處理系統(tǒng)，也可以利用其多處理器接口和資源方便地構(gòu)建多處理器系統(tǒng)。由于TS201特有的鏈路口具有強(qiáng)大的數(shù)據(jù)傳輸能力，在構(gòu)成多處理器系統(tǒng)時(shí)，既可以構(gòu)建總線共享的多處理器系統(tǒng)（緊耦合系統(tǒng)），又可以構(gòu)建鏈路口耦合系統(tǒng)（松耦合系統(tǒng)）。以此為基礎(chǔ)還可以構(gòu)建總線共享和鏈路口耦合相結(jié)合的混合耦合系統(tǒng)[3-4]。松耦合系統(tǒng)是典型的鏈路口共享的多處理器體系結(jié)構(gòu)。其系統(tǒng)組成框圖如圖1所示。

緊耦合多處理器系統(tǒng)是一種典型的總線共享的多處理器體系結(jié)構(gòu)，其系統(tǒng)組成框圖如圖2所示。

混合耦合多處理器體系結(jié)構(gòu)，其系統(tǒng)組成框圖如圖3所示。

與其他兩種耦合相比，松耦合系統(tǒng)無需總線仲裁，所以編程控制較為簡(jiǎn)單，另一方面由于松耦合系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，PCB實(shí)現(xiàn)較容易，本文根據(jù)實(shí)際需求選擇松耦合系統(tǒng)體系。

3 系統(tǒng)硬件設(shè)計(jì)

高速數(shù)據(jù)并行處理與存儲(chǔ)系統(tǒng)在標(biāo)準(zhǔn)的CPCI板卡上，按功能區(qū)域劃分設(shè)置2片TS201，2片XC3S1400AN，1片DP83865芯片和6片MT29F256G08AUCAB，實(shí)現(xiàn)多處理器綜合處理的超強(qiáng)處理和存儲(chǔ)能力，系統(tǒng)框圖如圖4所示。

3.1信號(hào)處理單元硬件設(shè)計(jì)

信號(hào)處理單元的運(yùn)算結(jié)構(gòu)具有靈活性和可裁減性，F(xiàn)PGA可以靈活地選擇與不同的DSP組成不同的計(jì)算結(jié)構(gòu)，滿足不同運(yùn)算量的需求。對(duì)于運(yùn)算量較小的任務(wù)，可以只使用FPGA和DSP1完成信號(hào)處理任務(wù)；而FPGA和兩個(gè)DSP組合在一起可以完成運(yùn)算量更大的任務(wù)；同時(shí)為保證系統(tǒng)數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性，本硬件平臺(tái)在各級(jí)流水之間提供高速靈活的數(shù)據(jù)傳輸通道。FPGA與2片DSP采用高速通用總線和鏈路口互連。2片DSP之間采用LinkPort互連。

DSP本身就帶有24 Mbit內(nèi)存，為了進(jìn)一步提高硬件平臺(tái)的存儲(chǔ)能力，使之能夠進(jìn)行一些復(fù)雜的數(shù)據(jù)處理，為DSP配置了高速SDRAM。硬件平臺(tái)的另一大特點(diǎn)是配置的靈活性。DSP1作為主DSP通過Link口完成第二片DSP的程序加載，由于本系統(tǒng)采取標(biāo)準(zhǔn)的CPCI板卡設(shè)計(jì)，便于不同處理系統(tǒng)的級(jí)聯(lián)，不同的系統(tǒng)之間若要求時(shí)序統(tǒng)一，則可以通過Link口統(tǒng)一加載程序。

3.2 存儲(chǔ)單元硬件設(shè)計(jì)

存儲(chǔ)單元控制采用千兆以太網(wǎng)接口，可以方便地與普通計(jì)算機(jī)互連。方案如圖5所示。

DSP處理的數(shù)據(jù)通過Link口發(fā)往存儲(chǔ)單元，在FPGA內(nèi)將Link口協(xié)議轉(zhuǎn)換成相應(yīng)的位數(shù)據(jù)寫到NAND FLASH存儲(chǔ)起來。可根據(jù)實(shí)際存儲(chǔ)需求配置不同容量和數(shù)量的FLASH芯片[5-6]。

千兆以太網(wǎng)模塊既完成存儲(chǔ)器與上位機(jī)通信的功能，又作為數(shù)據(jù)輸出接口。千兆以太網(wǎng)接口的物理層由物理層芯片DP83865實(shí)現(xiàn)，物理層以上協(xié)議在FPGA內(nèi)部實(shí)現(xiàn)。數(shù)據(jù)傳輸采用UDP協(xié)議，上位機(jī)應(yīng)用程序使用網(wǎng)絡(luò)編程與FPGA進(jìn)行通信，發(fā)送相應(yīng)的控制命令。主機(jī)可以通過發(fā)送上傳命令將存儲(chǔ)的信息讀出來。

4 系統(tǒng)軟件設(shè)計(jì)

軟件的外部接口主要有3種，如表1所示。

系統(tǒng)上電以后信號(hào)處理單元以接收鏈路口中斷為觸發(fā)事件，驅(qū)動(dòng)DSP處理器完成實(shí)時(shí)信號(hào)處理任務(wù)，并在處理完成后將處理結(jié)果通過DSP鏈路口回送至信號(hào)源端由其他系統(tǒng)執(zhí)行相應(yīng)操作。

在信號(hào)處理的同時(shí)對(duì)信息數(shù)據(jù)及處理中間結(jié)果數(shù)據(jù)進(jìn)行存儲(chǔ)，以便進(jìn)行數(shù)據(jù)庫的建立及算法的分析改進(jìn)。信號(hào)處理與存儲(chǔ)系統(tǒng)軟件工作調(diào)度流程圖如圖6所示。

5 結(jié)論

本文針對(duì)高速數(shù)據(jù)并行處理與存儲(chǔ)中存在的一些問題提出了高速信號(hào)并行處理與存儲(chǔ)系統(tǒng)。本系統(tǒng)采用ADI公司的TigerSHARC處理器，每片DSP處理器在600 MHz時(shí)鐘下提供3.6 GFLOPS的32位浮點(diǎn)運(yùn)算能力，2片處理器的計(jì)算能力為7.2 GFlops@600 MHz。

在Xilinx公司的芯片XC3S1400AN上實(shí)現(xiàn)了TS201和FPGA的LVDS接口互連設(shè)計(jì)。

最終結(jié)果表明，在本文所提出的關(guān)鍵設(shè)計(jì)的要求下，LINK口通信能夠?qū)崿F(xiàn)DSP之間互連，板內(nèi)Link口的傳輸帶寬可以達(dá)到800 MB/s，板間Link口的傳輸帶寬可以達(dá)到600 MB/s，由于本文要處理的數(shù)據(jù)不會(huì)大于20 MB/s，所以完全可以滿足數(shù)據(jù)傳輸要求。

擴(kuò)展LVDS總線主要用于信號(hào)處理單元向數(shù)據(jù)存儲(chǔ)單元收發(fā)信息，數(shù)據(jù)傳輸速率最大為20 MB/s，而LVDS總線的傳輸速率可以達(dá)到250 MB/s，且通信數(shù)據(jù)傳輸無誤碼、穩(wěn)定。該結(jié)果說明了以FPGA為核心的數(shù)據(jù)存儲(chǔ)單元有效地提高了數(shù)據(jù)存儲(chǔ)的可靠性，實(shí)現(xiàn)了高速、穩(wěn)定的數(shù)據(jù)傳輸。