3.4 色彩濾波陣列插值模塊
由于多數圖像傳感芯片有一層色彩濾波陣列，所輸出的圖像數據是Bayer格式的，每個像素點只含有紅、綠或者藍中的一種顏色分量。要生成一幅彩色圖像，每個像素點都需要的三原色信息：紅、綠、藍。為了獲得每一個像素點的其他顏色分量，需要用該像素點相鄰區域像素的數據近似計算出其他兩種顏色分量。本模塊中采用線性插值法實現對每一個像素點的R、G、B分量的獲取。

本模塊核心代碼采用Xilinx公司提供的IP核：Color Filter Array Interpolation IP Core[8]，模塊編程接口與缺陷像素校正模塊編程接口相同，所以沒有給出編程接口示意圖。模塊基本原理如下：以藍色分量這一行（BG行）的插值為例，BG行的藍色像素點的RGB分量值計算如式（1）所示，BG行的綠色像素點的RGB分量值計算如式（2）所示。

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3.5 圖像降噪模塊
噪聲是干擾圖像質量的重要因素。一副圖像在實際應用中可能存在各種各樣的噪聲，這些噪聲可能在傳輸中產生，也可能在量化等處理過程中產生。此模塊核心代碼利用了Xilinx公司所提供的3個IP核，分別是：RGB to YCrCb ColorSpace Converter[9]、Image Noise Reduction[10]和YCrCb to RGB ColorSpace Converter[11]。3個IP間的結構原理如圖6所示。

圖像降噪模塊降噪核心采用平滑濾波器對圖像進行降噪處理。基本原理圖略——編者注。

3.6 內存接口管理模塊
本系統采用的FPGA芯片內部已經集成了MCB(Memory Controlling Block)硬核，并支持大部分廠家的存儲芯片[12]。MCB硬核能夠進行誤碼校驗和偏移時鐘校驗。另外，Xilinx提供的原語PLL_ADV工作比較穩定，而且精度較高，這些特點保證了研發產品的質量。

MIG是一種用來生成DDR2控制器IP核的軟件工具。該DDR2控制器模塊包含可修改的HDL源代碼以及相關的引腳約束和時序約束文件。用戶可以在MIG的圖形界面中選擇存儲器芯片、總線位寬，并設置CAS延遲、突發長度、引腳分配等參數。經驗證，只需在ISE軟件內配置好相關參數，并在接口編寫好簡單的讀寫控制模塊，便可實現對DDR的讀寫。

理想情況下CMOS圖像傳感器輸入數據速率和視頻編碼芯片輸出數據速率相同。但CMOS圖像傳感器需要根據光線、場景等變化實時調整曝光時長，這樣便引起了兩者數據間時序上的位移，即時序無法得到實時匹配。為了解決這個問題，在本系統中，通過內存接口管理模塊先緩存3幅圖像數據。當CMOS圖像傳感器和視頻編碼芯片吞吐速率相等時，內存里數據保持動態平衡。當CMOS圖像傳感器輸入速率小于視頻數據輸出速率時，內存里的數據面臨被讀空的風險，這時該模塊會提前進行判斷，以決定是否將上一幅圖像數據重讀一遍。由于CMOS圖像傳感器的時鐘速率和視頻編碼芯片的時鐘速率相等，故不會出現CMOS圖像數據速率超出編碼芯片數據速率（即數據溢出）的情況。

3.7 視頻時序信號控制模塊
所有的視頻顯示系統需要時序信號進行控制，一般包含了5根信號線：數據有效(data_valid)，行空白(horizontal_blank)，行同步(horizontal_sync)，場空白(vertical_blank)，場同步(vertical_sync)。所有這些信號結合起來就能讓一幅幅圖像在顯示終端連續的顯示出來。
本模塊采用有效分辨率為640×480的時序控制信號，參照視頻電子標準協會(VESA, Video Electronics Standards Association)顯示器時序標準設定參數指標。該模塊在ModelSim仿真軟件環境下的功能仿真圖略——編者注。該模塊可按照設計要求正常工作。

3.8 AXI4Stream轉視頻數據模塊
該模塊將AXI4Stream數據和視頻時序控制信號整合，使圖像中每個像素的數據按照標準的視頻時序輸出。該模塊核心代碼使用了Xilinx公司提供的IP核——AXI4Stream to Video Out IP Core[13]，該模塊一般與視頻時序信號控制模塊(Video Timing Controller)結合起來使用，其功能原理框圖略——編者注。該框圖中有3個主要部分：流數據聯結器(Stream Coupler)、數據格式化器(Data Formatter)和輸出同步器(Output Synchronizer)。

流數據聯結器主要由異步讀寫FIFO(Async FIFO)和寫邏輯塊(Write Logic)組成，對該FIFO的讀寫由輸出同步器控制。該FIFO有兩個主要功能：不同主頻時鐘間緩沖，即跨時鐘域緩沖；在AXI4Stream數據和輸出處視頻信號間緩存數據，即數據緩存。數據格式化器接收來自流數據聯結器的數據和視頻信號控制模塊輸出的控制信號，并由此控制輸出同步器。

AXI4Stream數據并無一定的周期性，數據間隔時鐘周期多數沒有規律。輸出同步器作為主設備通過控制視頻信號控制模塊，使AXI4Stream數據和控制信號達到同步，同時送入數據格式化器，最終通過視頻信號輸出接口輸出。

4 系統驗證與分析

基于FPGA視頻系統的PCB板已經制作完成，并通過了板級實驗驗證。系統圖像分辨率采用標準的640×480，CMOS圖像傳感器和視頻編碼芯片工作頻率為25 MHz，主控芯片主頻為100 MHz，DDR內存芯片工作頻率為200 MHz。使用硬件描述語言Verilog HDL編寫好所有的程序代碼，并進行代碼綜合、布局布線、最后下載到Spartan6芯片內部。系統首先通過I2C通信模塊配置好CMOS圖像傳感器芯片和視頻編碼芯片，然后以末向始的順序重置所有模塊，握手信號由后一個模塊依次向前傳遞，當位于最開始的視頻數據轉AXI4Stream模塊收到后置模塊tready的信號后，系統開始正常工作。

系統工作效果如圖7所示，測試結果可以看到，系統實時圖像顯示清晰、畫面穩定、功能符合設計要求。但視頻圖像顯示效果并非為彩色，經過分析，原因是采用的圖像傳感器MT9V022并不支持彩色模式。接下來的工作就是改進CMOS圖像傳感器，采用分辨率較高且支持彩色模式的傳感器。

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圖7 系統工作效果圖

結語
利用FPGA進行嵌入式系統開發具有設計方法靈活高效、易于實現、可移植性強、通用性強等優勢。利用多個成熟IP核進行系統開發，不僅大大減輕了設計人員的工作量，提高了工作效率，還使得個人完成大型復雜嵌入式系統變得現實可行。本文充分利用了Xilinx公司提供的IP核，系統結構清晰簡潔，各個模塊既獨立又通用，從而使得整個系統更加易于維護和升級。AXI4Stream總線協議為系統模塊間通信提供了方便。利用該總線協議不僅簡化了系統內部開發，還使得該系統與其他系統對接變得更為便利。受篇幅所限，本文僅就功能框架進行了描述，并對各個模塊進行簡要介紹。本文介紹的實例開發與設計思路具有較好的工程應用與參考價值。