S2MM
流到存儲器的映射

SA
源地址

SBO
從 BAR 溢出

SCA
從完成終止

可擴展優化架構
說明所有 7 系列 FPGA 器件系列，無論是低端器件還是超高端器件，都是采用相同的邏輯、存儲器、DSP 和時鐘等核心構建模塊構建。

掃描測試
同步測試 CLB 和 IOB 模塊的過程。

原理圖和符號編輯器
是 Xilinx 軟件，您可以通過它為原理圖設計輸入創建、查看和編輯原理圖和符號。

SCK
串行時鐘

腳本
是一系列命令，用于自動執行復雜的操作（如設計流程中的步驟）。

SCT
從完成超時

SCU
Zynq-7000 All Programmable SoC 中的嗅探控制單元

SD/SDIO
SD/SDIO 存儲器器件主機控制器

SDA
串行分布式算術

SDF
查看?

SDI
SAP 缺陷指示器

SDK
軟件開發套件

SDMA
軟直接存儲器訪問

SDR
單一數據速率

SD/SDIO
SD/SDIO 存儲器器件主機控制器

種子
是一個隨機數字，用于確定單元在設計中的放置順序。

種子布局
種子初始布局的操作。

SelectMAP 模式
是一種配置模式，它會為可用于配置和讀回操作的配置邏輯提供 8、16 和 32 位雙向數據總線接口。

SelectRAM
是指通過查看表構建的片上 RAM，它可以具有雙端口或單端口。SelectRAM? 存儲適用于基于 LUT 的分布式 RAM 和 block RAM。

SEP
從錯誤毒藥

SERDES
串行器/解串器。另請參見：.

SERR
系統錯誤

置位/復位
此操作可以通過異步置位/復位屬性來完成。此功能還可以通過全局重置 STARTUP 基元來實現。

建立時間
在數據輸入到達時鐘器件觸發邊緣之前趨于穩定所需的時間。

SEU
單粒子翻轉

SF
儲存和轉發

SFD
幀首定界符

SFP
小型可插件

SG
分散收集

SGMII
串行千兆位媒體獨立接口

移位寄存器
是一種寄存器，您可以以并行方式將數據載入到寄存器中，并從寄存器中移出該數據。它是指以串聯方式連接的觸發器鏈。

SIB
從非法突發

SIE
串行接口引擎

信號
線路或網絡。

信號別名
是網絡名稱，用于指設計中的所有同等網絡。信號別名是指將總線名稱分配給更大總線中包含的較小總線或信號的過程。

信號綁定
將低級 XNF 文件中的網絡連接至高級 XNF 文件中的引腳的過程。

Simgen
是 Xilinx? Platform Studio (XPS) 技術的仿真生成器子組件。

仿真
用于驗證設計邏輯和時序的過程。

仿真網絡
提交給仿真器進行功能性和時序仿真的文件。

同時開關輸出
SSO 在地面或芯片內部的功率級發生的電壓高峰，這主要是由接地引腳、連線和地面金屬化的混合電感引起的電流變化。在多個輸出狀態同時發生改變時會經常出現這種問題。

單倍線
是在該線路交叉的每個開關矩陣上切換的線路。

站點
是 PlanAhead? 軟件使用平鋪網格方式表示的特定 FPGA 器件資源，您可以使用這些資源來實現設計網表。在進行網表實例布局時會為這些實例顯示和提供基元邏輯站點。這些站點具有不同的形狀和顏色，旨在區分對象的類型（如 RAM、MULT、CLB、DSP、PPC 和串行收發器 ）。您可以使用布局約束“LOC”將葉級邏輯分配至特定的 SLICE，或使用 LOC 和 BEL 約束將其分配至 SLICE 中的門電路。

站點布局約束 (LOC)
您可以將位置約束 (LOC) 分配至已為特定 SLICE 坐標分配了固定布局站點的葉級實例。這些約束不同于 BEL 約束，是因為它們不會將邏輯鎖定到 SLICE 中的特定邏輯門電路中。 分配 LOC 約束會導致 LOC 約束“固化”和應用到為該實例導出的 UCF 文件中。這些 LOC 會作為其各自分配站點中的矩形或站點中的邏輯函數符號顯示在“器件”視圖中，具體要取決于縮放級別。

SJW
同步跳寬度

歪斜
時鐘—信號延遲。

時序裕量
是約束與分析值之間的差異，其中負時序裕量表示錯誤條件。

轉換
輸出信號的轉換時間?？焖俎D換速率表示轉換時間縮短，而慢速轉換速率表示轉換時間變長。限制轉換速率可減少器件中的輸出開關激增。轉換速率可設置為 FAST 或 SLOW。

轉換速率
輸出電壓從高電平轉換到低電平或從低電平轉換到高電平的速度。轉換速率決定了晶體管的輸出狀態變化速度。

slice
slice 是 FPGA 的基本構建模塊，它包含 LUT 和寄存器。每個可配置邏輯模塊 (CLB) 都具有兩個 slice，盡管 slice 的具體內容可能會因器件系列不同而有所差異。目前提供了三種 Slice 類型：SLICEM、SLICEL 和 SLICEX.

SLL
超長線路

SLR
超級邏輯區域

SLVERR
AXI4 中的從錯誤狀態。 另請參見：。

SMC
靜態存儲器控制器

SMP
對稱多處理。一般來說，CPU 運行相同的操作系統映像并使用相同的資源。應用于 Zynq-7000 All Programmable SoC。

SoC
片上系統為完整系統承載必要硬件和電子電路（可編程邏輯、存儲器、處理、外設接口、時鐘和 IO）的芯片。

SOF
幀開始

軟宏
庫設計元素“宏”，是通過更簡單的庫元素（如通過觸發器和門電路構建的計數器）分層構建的?！败洝钡暮x就是指工具在其認為適合的情況下，可以隨意對這些宏來重映射、和布局布線。設計人員同樣可以構建帶有或不帶有 RLOC相對位置 約束的“軟”宏。工具可以在指定約束的邊界范圍內，隨意操作映射、布局和布線的過程。您可以使用 RLOC 來完全約束“軟”宏，在這種情況下所有的布局都被指定，而無需工具來確定這些布局，但由于其在設計采集中仍具有邏輯表示，因此它仍被視為“軟”宏。

SOP
數據包開始

源
驅動某一路徑的輸出引腳。源是輸入管腳和同步元件的輸出。您可以使用各種輸入文件格式來創建項目。您可以將 RTL 源文件導入為 Verilog 和 VHDL 格式，或將 IP 核模塊和綜合網表導入為 NGC 或 EDIF 格式來創建各個項目。這些文件被視為源文件。

速度
速度是網絡類型、CLB 密度、轉換矩陣和架構的一種功能。

速度文件
是 Xilinx 設計系統 (XDS) 的數據文件，它包含了定義器件可用的每個速度等級時序的信息。

SPEEDPRINT
是一個命令，它列出了器件某個速度等級的模塊延遲。此程序可用作數據手冊的補充內容，但不會替代它們。

SPI
串行外設接口

SPICR
串行外設接口控制寄存器

SPIDRR
串行外設接口數據接收寄存器

SPIDTR
串行外設接口數據傳輸寄存器

SPIE
串行外設接口中斷使能

SPISEL
串行外設接口從設備選擇線路

SPISR
串行外設接口狀態寄存器

SPISSR
串行外設接口從設備選擇寄存器

SPLB
從處理器本地總線

SR
狀態寄存器

SRAM
靜態隨機訪問存儲器或易失性存儲器。只要為 SRAM 持續供電，它便可以保留任何值內容。但在電源關閉后它會丟失這些內容。

SRP
流預定協議

SRR
軟件重置寄存器

SRST
軟件重置

SSI
堆疊硅片互聯技術

SSOs
查看?

STA

靜態時序分析.

站點管理實體