介紹一種采用FPGA（現(xiàn)場可編程門陣列電路）實(shí)現(xiàn)SDH（同步數(shù)字體系）設(shè)備時鐘芯片設(shè)計(jì)技術(shù)，硬件主要由1 個FPGA 和1 個高精度溫補(bǔ)時鐘組成．通過該技術(shù)，可以在FPGA 中實(shí)現(xiàn)需要專用芯片才能實(shí)現(xiàn)的時鐘芯片各種功能，而且輸入時鐘數(shù)量對比專用芯片更加靈活，實(shí)現(xiàn)該功能的成本降低三分之一．該技術(shù)實(shí)現(xiàn)的時鐘輸出完全符合ITU-T G.813 標(biāo)準(zhǔn)，可廣泛應(yīng)用于各種SDH 設(shè)備中。

高速串行傳輸技術(shù)被越來越多的通信設(shè)備采用．高速數(shù)據(jù)傳輸對時鐘的要求很高，而能滿足高速傳輸需求的各種專業(yè)芯片不僅價格昂貴，而且功能單一，靈活性低，不能滿足用戶多樣化的需求[1]．不同線路輸入的時鐘經(jīng)過長距離傳輸，信號質(zhì)量劣化程度不同，經(jīng)過FPGA 的SerDes（串并轉(zhuǎn)換）恢復(fù)出來的線路時鐘質(zhì)量不同．除此外，SDH 通信系統(tǒng)接入的輸入信號線路數(shù)量不定，時鐘芯片需要對不確定數(shù)量的線路時鐘進(jìn)行保持跟蹤．雖然有相應(yīng)的專用芯片來達(dá)到上述的目的，但是針對不同數(shù)量的線路時鐘，導(dǎo)致專用芯片的靈活性有所欠缺，且成本較高，如達(dá)拉斯公司的DS3100 時鐘芯片，輸入的時鐘數(shù)量最多只有6路；IDT 公司的82V3399 芯片，輸入的時鐘數(shù)量最多只用8 路[2]．本研究的目的就是要解決上述技術(shù)中存在的問題，使用FPGA 對SDH 中使用的時鐘進(jìn)行處理，完成時鐘芯片功能。

1 系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)硬件主要由2 部分構(gòu)成：
1）19.44M 溫補(bǔ)時鐘：主要對FPGA 提供19.44M 高精度低抖動時鐘信號．

2）FPGA：主要完成時鐘的輸入和輸出，最終完成整個時鐘芯片功能．

硬件及主要信號線連接示意圖如圖1 所示．

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圖1 硬件及主要信號線連接示意圖

2 系統(tǒng)程序設(shè)計(jì)

FPGA 設(shè)計(jì)中的主要功能模塊如圖2 所示。

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圖2 FPGA 內(nèi)部功能模塊示意圖

FPGA 通過外部管腳和CPU 連接，CPU 通過提取各路SDH 信號的時鐘質(zhì)量開銷符號S1 控制FPGA 從各輸入時鐘選擇1 路作為19.44M 線路時鐘，選擇器由FPGA 內(nèi)部查找表完成。

2.1 CK 模塊（Clock，時鐘模塊）設(shè)計(jì)
CK 模塊將19.44M 線路時鐘和19.44M 輸出時鐘分別分頻為8K 的時鐘，為PD（Phase Detect，鑒相模塊）模塊提供鑒相輸入信號．在本設(shè)計(jì)中，分頻功能由FPGA 自帶的鎖相環(huán)實(shí)現(xiàn)．Virtex-6 系列FPGA 自帶的鎖相環(huán)輸入和輸出范圍均為10~700MHz，接受抖動范圍為0-10 UI[3]，可以實(shí)現(xiàn)倍頻、分頻、移相等功能，輸出時鐘和輸入時鐘同相，且具有時鐘鎖定指示信號。

2.2 PD 模塊（Phase Detect，鑒相模塊）設(shè)計(jì)
PD 模塊對線路時鐘和輸出時鐘進(jìn)行鑒相，將指示線路時鐘超前輸出時鐘的超前鑒相信號和指示線路鐘時落后輸出時鐘的滯后鑒相信號輸出給LF（Low Pass，低通模塊）模塊。有限狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖如圖3 所示。

如圖3 所示，每個狀態(tài)的輸入由同一時刻采集的8K 線路時鐘和8K 輸出時鐘狀態(tài)組成．在空閑狀態(tài)，當(dāng)采集到輸入為10 時，表示采集到8K線路時鐘高電平，8K 輸出時鐘低電平，線路時鐘超前輸出時鐘，進(jìn)入超前狀態(tài)，并輸出超前鑒相信號；當(dāng)采集到輸入為01 時，表示采集到8K 線路時鐘低電平，8K 輸出時鐘高電平，線路時鐘滯后輸出時鐘，進(jìn)入滯后狀態(tài)，并輸出滯后鑒相信號，其它輸入保持空閑狀態(tài)；在處于超前或滯后狀態(tài)時，當(dāng)輸入為00 時，表示采集到8K 線路時鐘低電平，8K 輸出時鐘低電平，進(jìn)入空閑狀態(tài)，當(dāng)輸入為11時，表示采集到8K 線路時鐘高電平，8K 輸出時鐘高電平，進(jìn)入暫停狀態(tài)；在暫停狀態(tài)，當(dāng)輸入為01時，表示表示采集到8K 線路時鐘低電平，8K 輸出時鐘高電平，線路時鐘超前輸出時鐘，跳轉(zhuǎn)到超前狀態(tài)；當(dāng)輸入為10 時，表示采集到8K 線路時鐘高電平，8K 輸出時鐘低電平，線路時鐘滯后輸出時鐘，跳轉(zhuǎn)到滯后狀態(tài)。

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圖3 PD 模塊有限狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖

2.3 LF 模塊（Low passs，低通模塊）設(shè)計(jì)
低通模塊是低通濾波器。為了防止時鐘抖動帶給PD 模塊錯誤的鑒相結(jié)果，LF 模塊對PD 模塊的輸出進(jìn)行低通濾波，濾除高頻分量后輸出正確的選擇結(jié)果。在本設(shè)計(jì)中，低通模塊主要由兩個10 比特位寬的計(jì)數(shù)器組成，分別命名為超前計(jì)數(shù)器和滯后計(jì)數(shù)器。計(jì)數(shù)器閾值為1023．每次PD 模塊發(fā)出超前鑒相信號，則超前計(jì)數(shù)器加1，當(dāng)PD 模塊發(fā)出滯后鑒相信號，則滯后計(jì)數(shù)器加1．當(dāng)超前計(jì)數(shù)器記滿1023 后，則復(fù)位超前計(jì)數(shù)器，并同時向DCO模塊（Digital Control，數(shù)字控制）發(fā)出超前控制信號；當(dāng)滯后計(jì)數(shù)器記滿1023 后，則復(fù)位滯后計(jì)數(shù)器，并同時向DCO 模塊發(fā)出滯后控制信號。

狀態(tài)機(jī)采用格雷碼編碼，具體編碼實(shí)現(xiàn)采用賽靈思公司推薦的硬線邏輯語言編碼約束，詳細(xì)代碼如下：
Library IEEE;
Use IEEE.std_logic_1164.all;
Entity PD is
Port(
Prc_o : out STD_LOGIC;
Fal_o : out STD_LOGIC;
Clk_i : in STD_LOGIC;
8K_lne: in STD_LOGIC;
8K_out: in STD_LOGIC
);
Type state_type is (IDLE, PRCEED, FALL_BEHIND, PAUSE);
Signal c_s : state_type := IDLE;
Signal n_s : state_type;
Attribute fsm_encoding : string;
Attribute fsm_encondg of c_s : “gray”;
Process
Begin
Wait until risign_edge(clk);
C_s <= n_s;
End process;
Process(c_s, 8K_lne, 8K_out)
Variable st : STD_LOGIC_VECTOR(1 downto 0);
Begin
St := 8K_lne & 8K_out;
N_s <= c_s;
End case;
When PRCEED | FALL_BEHIND =>
Case st is
When “00”=> n_s <= IDLE;
When “11”=> n_s <= PAUSE;
When others => NULL;
End case;
Case c_s is
When IDLE =>
Case st is
When “10” => n_s <= PRCEED;
When “01” => n_s <= FALL_BEHIND;
When others => NULL;
When PAUSE =>
Case st is
When “01”=> n_s <= PRCEED;
When “10”=> n_s <= FALL_BEHIND;
When others=> NULL;

2.4 DCO 模塊（Digital Control，數(shù)字控制模塊）
DCO 模塊控制本地時鐘移相追蹤線路時鐘相位．把LF 模塊輸入的超前鑒相和滯后鑒相每22 秒加權(quán)平均進(jìn)行統(tǒng)計(jì)，24 小時的統(tǒng)計(jì)結(jié)果存儲在FPGA的塊RAM中．在輸入時鐘丟失時，F(xiàn)PGA從塊RAM 中順序讀出統(tǒng)計(jì)值，使輸出時鐘追蹤線路時鐘過去24 小時的相位變化[4]．DCO 模塊中的移相控制電路圖如圖4 所示，DCO 模塊通過FPGA內(nèi)部的多路復(fù)用器對155.52M的本地時鐘移相。每個多路復(fù)用器提供π/14 個弧度相移。因?yàn)镕PGA內(nèi)部布線延時的不精確，所以本設(shè)計(jì)利用ISE自帶的FPGA Editor手動擺放14個多路選擇器在各自查找表中的位置及每個查找表在FPGA內(nèi)部的位置，將抖動控制在0.4ns 以內(nèi)[5]，從而達(dá)到精確相移的目的。

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圖4 DCO 模塊移相控制電路圖

2.5 APLL 模塊（Anolog Phase Lock Loop，模擬鎖相環(huán)）設(shè)計(jì)
模擬鎖相環(huán)調(diào)用FPGA 自帶的模擬鎖相環(huán)，通過本地高精度的19.44M 晶振，生成各子模塊需要的311.04M 和155.52M 高速時鐘。

經(jīng)過系統(tǒng)聯(lián)合調(diào)試，基于FPGA 的時鐘芯片設(shè)計(jì)技術(shù)，時鐘抖動控制在0.4ns 內(nèi)，超過GR-253-CORE (OC-192) 和ITU-T G.813 (STM-64)的關(guān)于時鐘精度要求。為SDH 業(yè)務(wù)板卡提供工作時鐘960 h，工作正常，板卡沒有出現(xiàn)誤碼、丟包現(xiàn)象，達(dá)到SDH設(shè)備應(yīng)用的預(yù)期目標(biāo)。