摘要：超高速ADC通常采用LVDS電平傳輸數據，高采樣率使輸出數據速率很高，達到百兆至吉赫茲量級，如何正確接收高速LVDS數據成為一個難點。本文以ADS42LB69芯片的數據接收為例，從信號傳輸和數據解碼兩方面，詳述了實現LVDS數據接收應該注意的問題及具體實現方法，并進行實驗測試、驗證了方法的正確性。

1 引言
軟件無線電概念要求雷達系統的數字化盡量靠近天線，因此數字接收系統對模數轉換器的速率提出了很高要求。高速高精度ADC會輸出多位高速數據流，目前主流的數據傳輸電平為低電壓差分信號(LVDS)。LVDS的差分傳輸特性使其產生的電磁干擾很小，還可有效抑制共模噪聲，增大抗干擾能力。隨著數據速率的提高，多位數據同步接收的時間窗變小，如何保證多通道數據的正確接收成為了設計難點。為了降低此難度，目前ADC器件普遍采用串行方式，利用較少數據線完成多位采樣數據的傳輸。本文針對多位高速LVDS數據傳輸的難題，研究了實現LVDS數據正確接收的方法，并以ADS42LB69為例，設計了一套基于 Xilinx公司FPGA平臺的數據采集板，進行了試驗驗證。下面從信號傳輸和數據解碼兩方面，詳細介紹設計中需注意的問題以及具體的實現方法。

2 信號傳輸
為完成數據正確接收，首先要保證信號傳輸的完整性，減小失真，使接收端能正確獲取串行LVDS數據。信號完整性可以分為時序、噪聲和電磁干擾三種。對于高速數字信號傳輸，信號完整性包括波形完整性和時序完整性兩方面。

2.1 波形完整性
波形完整性指傳輸線對信號的電壓電流功率等電氣性能的影響。影響波形完整性的主要噪聲源有三類：單一網絡的信號完整性，兩個或多個網絡間的串擾，來自系統的電磁干擾和輻射。針對每種噪聲源，設計中需要通過不同的方式解決。

第一類問題指在信號傳輸路徑上阻抗不連續引起的反射與失真。式(1)給出了射頻傳輸線的反射系數與傳輸線阻抗的關系(其中，γ為反射系數，為負載阻抗，ZL為傳輸線特性阻抗)。由式可知，當負載阻抗與傳輸線特性阻抗相等時，反射系數為零，信號才能無失真傳輸。因此，為了保證信號波形完整性，要求傳輸線阻抗連續，且接收端阻抗要進行精確匹配。傳輸線阻抗連續要求PCB布線時進行特別設計，包括對差分信號線進行100Ω阻抗控制，數據線盡量在同一層走線，參考平面要連續等。負載阻抗匹配通過在接收端放置100Ω電阻實現。為降低布板難度，Xilinx公司FPGA內部集成了匹配電阻，阻值可依應用需求配置。

當信號傳輸路徑與相鄰網絡間存在互感或互容時，信號會從一個網絡到達另一個網絡，從而引起網絡間的串擾。為減小此類問題，要求在PCB布線時，相鄰信號線間距要遠，線長盡可能短。系統的電磁干擾問題需要在系統設計時，統籌考慮，減小各部件的輻射，從而減小電磁干擾。

2.2 時序完整性
采樣數據通過多對LVDS差分線傳輸，在接收端同時鎖存，并通過串并轉換和數據重排后恢復。通常ADC芯片會輸出高速數據同步時鐘和幀時鐘，用于數據鎖存、串并轉換和解碼。接收端在同一時刻鎖存所有信號線上的數據，為了保證接收端正確獲取數據，要求使各傳輸線延遲盡量相同。為了保證傳輸線延遲一致，需要在PCB中對所有數據線和幀時鐘布線進行等長約束。由于制板及焊接工藝的精度限制，最終電路板上各數據線延遲仍然會有差異，此時需要在 FPGA中調節信號延遲以保證時序完整性。可能存在的時序完整性問題包括幾種類型：

1)某位數據線延遲值偏大或偏小，導致此線上傳輸的數據位與其他數據位不是來自同一采樣數據，此時可以通過FPGA中的IODELAY模塊調整數據線延遲。

2)幀時鐘與數據線延遲差別大，導致數據無法正確解碼，同樣地，可以在此線傳輸路徑中插入IODELAY核(FPGA中)調整延遲。

3)同步時鐘與數據線延遲差別大，當數據不滿足建立保持時間時，無法被正確接收。有兩種途徑解決此問題，一是通過IODELAY模塊調整時鐘線延遲，二是改變鎖相環輸出時鐘的相位。

3 數據解碼
在保證信號傳輸完整性，獲得正確的串行數據后，還需進行串并轉換及數據重組才能獲得最終的采樣數據，此過程在FPGA內實現。ADS4 2LB69支持4線(lane)串行傳輸，每lane傳輸4bit數據，FPGA內接收此ADC數據的程序結構示意如圖1所示。串行數據lane和幀時鐘 (frame)，首先進行1：4串并轉換，數據lane對應4bit數據寄存一級后輸出8bit數據(其中，低4bit為其一時刻的數據D0，高4bit 為后一時刻鎖存的數據D1)，再依據4bit frame數據從8bit寄存數據中獲取正確的4bit數據，最后按照ADC手冊中順序對4組4bit數據進行重排獲得16bit采樣數據。

1：4串并轉換使用FPGA內部ISERDES核完成。由于ISERDES核開始進行串并轉換的時刻不確定，轉換后的4bit并行frame數據有四種值，分別對應不同的數據位獲取情況，如圖2所示。

4 實驗驗證
為了驗證多位LVDS數據接收設計的正確性，在實驗室對數據采集板進行了測試。采用信號源模擬輸入信號和采樣時鐘，通過JTAG測試接口將FPGA內部重排后的采樣數據，上傳至PC機并在chipscope軟件中顯示。圖3顯示了采樣時鐘為180MHz、輸入信號頻率10MHz時的測試結果，其中frame_ilatst是用于獲取數據位的幀時鐘數據，data是采樣數據時序波形，由圖可知，波形是單頻點正弦波，證明了設計的正確性。

5 結語
超速ADC的LVDS數據的正確接收對于數字接收機是至關重要的。文中從理論分析和設計實現兩個方面，詳述了如何實現多位高速LVDS數據的正確接收。采用Xilinx公司FPGA和ADS42LB69設計了數據采集板，并在FPGA內實現了數據接收程序，實驗測試表明此硬件和程序設計能夠完成采樣數據的正確接收。此文中方法對類似的ADC數據接收設計具有一定的指導意義。