FPGA設計約束技巧之XDC約束之I/O篇（上）

《XDC約束技巧之時鐘篇》中曾對I/O約束做過簡要概括，相比較而言，XDC中的I/O約束雖然形式簡單，但整體思路和約束方法卻與UCF大相徑庭。加之FPGA的應用特性決定了其在接口上有多種構建和實現方式，所以從UCF到XDC的轉換過程中，最具挑戰的可以說便是本文將要討論的I/O約束了。

I/O 約束的語法

XDC 中可以用于 I/O 約束的命令包括 set_input_delay / set_output_delay 和set_max_delay / set_min_delay 。其中，只有那些從 FPGA 管腳進入和/或輸出都不經過任何時序元件的純組合邏輯路徑可以用 set_max_delay / set_min_delay 來約束，其余 I/O 時序路徑都必須由set_input_delay / set_output_delay 來約束。如果對 FPGA 的 I/O 不加任何約束，Vivado 會缺省認為時序要求為無窮大，不僅綜合和實現時不會考慮 I/O 時序，而且在時序分析時也不會報出這些未約束的路徑。

本文以下章節將會著重討論 XDC 接口約束和時序分析的基礎，介紹如何使用set_input_delay / set_output_delay 對 FPGA 的 I/O 時序進行約束。

Input 約束

上圖所示 set_input_delay 的基本語法中，是想要設定 input 約束的端口名，可以是一個或數個 port；-clock 之后的指明了對時序進行分析所用的時鐘，可以是一個 FPGA 中真實存在的時鐘也可以是預先定義好的虛擬時鐘；-max 之后的描述了用于 setup 分析的包含有板級走線和外部器件的延時；-min 之后的描述了用于 hold 分析的包含有板級走線和外部器件的延時。

上述這些選項是定義 Input 約束時必須寫明的，還有少數幾個可選項，如 -add_delay和 -clock_fall 用于 DDR 接口的約束。

Output 約束

上圖所示 set_output_delay 的基本語法中，是想要設定 output 約束的端口名，可以是一個或數個 port；-clock 之后的指明了對時序進行分析所用的時鐘，可以是一個 FPGA 中真實存在的時鐘也可以是預先定義好的虛擬時鐘；-max 之后的描述了用于 setup 分析的包含有板級走線和外部器件的延時；-min之后的描述了用于 hold 分析的包含有板級走線和外部器件的延時。

上述這些選項是定義 Output 約束時必須寫明的，還有少數幾個可選項如 -add_delay和 -clock_fall 用于 DDR 接口的約束。

Setup/Hold 時序分析

我們知道約束是為了設計服務，而設置好的約束必須在時序報告中加以驗證。所以，怎樣理解時序分析中的檢查規則就成了重中之重，這一點對 I/O 約束來說尤為重要。理解時序分析工具如何選取路徑分析的發送端（Launch）和接收端（Capture）時鐘沿（Clock Edges），在 Setup 和 Hold 分析時又有怎樣的具體區別，以及這些數字在時序報告中如何體現等等是設置正確 I/O 約束的基礎。

更具體的時序分析方法以及如何深入解讀時序報告等內容將會在后續另開主題文章詳述，這里僅就 Setup/Hold 分析時對時鐘邊沿的選擇加以描述，便于以下章節的展開。

Setup 時序分析
同步電路設計中，一般情況下，數據在時鐘上升沿發送，在下一個時鐘上升沿接收，發送的時鐘沿稱作 Launch Edge，接收沿稱作 Capture Edge。時序分析中的 Setup Check 跟Capture Edge 的選擇息息相關。

在 SDR 接口的 setup 分析中，工具如下圖這樣識別發送和接收時鐘沿。