我們可以通過波形圖來再次驗(yàn)證 set_output_delay 中 -max/-min 的定義，即時(shí)鐘采樣沿到達(dá)之前最大與最小的數(shù)據(jù)有效窗口。

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DDR 接口的約束設(shè)置

DDR 接口的約束稍許復(fù)雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就 Setup/Hold Based 方法和 Skew Based 方法舉例。

方法一 Setup/Hold Based Method

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已知條件如下：

時(shí)鐘信號(hào) src_sync_ddr_clk 的頻率： 100 MHz

隨路送出的時(shí)鐘 src_sync_ddr_clk_out 的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_dout[3:0]

接收端的上升沿建立時(shí)間要求 ( tsu_r ) ： 0.7 ns

接收端的上升沿保持時(shí)間要求 (thd_r ) ： 0.3 ns

接收端的下降沿建立時(shí)間要求 (tsu_f) ： 0.6 ns

接收端的下降沿保持時(shí)間要求 (thd_f ) ： 0.4 ns

板級(jí)走線延時(shí)：0 ns

可以這樣計(jì)算輸出接口約束：已知條件包含接收端上升沿和下降沿的建立與保持時(shí)間要求，所以可以分別獨(dú)立計(jì)算。上升沿采樣數(shù)據(jù)的 -max 是板級(jí)延時(shí)的最大值加上接收端的上升沿建立時(shí)間要求（tsu_r），對(duì)應(yīng)的-min 就應(yīng)該是板級(jí)延時(shí)的最小值減去接收端的上升沿保持時(shí)間要求（thd_r）；下降沿采樣數(shù)據(jù)的 -max 是板級(jí)延時(shí)的最大值加上接收端的下降沿建立時(shí)間要求（tsu_f），對(duì)應(yīng)的-min 就應(yīng)該是板級(jí)延時(shí)的最小值減去接收端的下降沿保持時(shí)間要求（thd_f）。所以最終寫入 XDC 的 Output 約束應(yīng)該如下所示：

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方法二 Skew Based Method

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已知條件如下：

時(shí)鐘信號(hào) src_sync_ddr_clk 的頻率： 100 MHz

隨路送出的時(shí)鐘 src_sync_ddr_clk_out 的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_dout[3:0]

上升沿之前的數(shù)據(jù) skew ( bre_skew ) ： 0.4 ns

上升沿之后的數(shù)據(jù) skew ( are_skew ) ： 0.6 ns

下降沿之前的數(shù)據(jù) skew ( bfe_skew ) ： 0.7 ns

下降沿之后的數(shù)據(jù) skew ( afe_skew ) ： 0.2 ns

可以這樣計(jì)算輸出接口約束：時(shí)鐘的周期是 10ns，因?yàn)槭?DDR 方式，所以數(shù)據(jù)實(shí)際的采樣周期是時(shí)鐘周期的一半；上升沿采樣的數(shù)據(jù)的 -max 應(yīng)該是采樣周期減去這個(gè)數(shù)據(jù)的發(fā)送沿（下降沿）之后的數(shù)據(jù) skew 即 afe_skew，而對(duì)應(yīng)的-min 就應(yīng)該是上升沿之前的數(shù)據(jù) skew值bre_skew ；同理，下降沿采樣數(shù)據(jù)的 -max 應(yīng)該是采樣周期減去這個(gè)數(shù)據(jù)的發(fā)送沿（上升沿）之后的數(shù)據(jù) skew 值 are_skew，而對(duì)應(yīng)的-min 就應(yīng)該是下降沿之前的數(shù)據(jù) skew 值 bfe_skew 。

所以最終寫入 XDC 的 Output 約束應(yīng)該如下所示：

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對(duì)以上兩種方法稍作總結(jié)，就會(huì)發(fā)現(xiàn)在設(shè)置 DDR 源同步輸出接口時(shí)，送出的數(shù)據(jù)是中心對(duì)齊的情況下，用 Setup/Hold Based 方法來寫約束比較容易，而如果是邊沿對(duì)齊的情況，則推薦使用 Skew Based 方法來寫約束。

在 Vivado 中設(shè)置接口約束

FPGA 的接口約束種類多變，遠(yuǎn)非一篇短文可以完全覆蓋。在具體設(shè)計(jì)中，建議用戶參照 Vivado IDE 的 Language Templates 。其中關(guān)于接口約束的例子有很多，而且也是按照本文所述的各種分類方法分別列出。

具體使用時(shí)，可以在列表中找到對(duì)應(yīng)的接口類型，按照模板所示調(diào)整成自己設(shè)計(jì)中的數(shù)據(jù)，然后可以方便地計(jì)算出實(shí)際的約束值，并應(yīng)用到FPGA 工程中去。

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自 2014.1 版開始，Vivado 還提供一個(gè) Constraints Wizard 可供用戶使用。只需打開綜合后的設(shè)計(jì)，然后啟動(dòng) Wizard，工具便可以根據(jù)讀到的網(wǎng)表和設(shè)計(jì)中已有的 XDC 時(shí)序約束（也可以任何約束都不加而開始用 Wizard）一步步指引用戶如何添加 Timing 約束，包括時(shí)鐘、I/O 以及時(shí)序例外約束等等。

Constraints Wizard 的調(diào)出方法和界面如下圖所示。

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UCF 與 XDC 的區(qū)別

《XDC 約束技巧》開篇描述 XDC 基礎(chǔ)語法時(shí)候曾經(jīng)提到過設(shè)置接口約束時(shí) UCF 與XDC 的區(qū)別，簡(jiǎn)單來講，UCF 是原生的 FPGA 約束，所以分析問題的視角是 FPGA 本身，而 XDC 則是從系統(tǒng)設(shè)計(jì)的全局角度來分析和設(shè)置接口約束。

以最基礎(chǔ)的 SDR 系統(tǒng)同步接口來舉例。輸入側(cè)的設(shè)置，UCF 用的是 OFFSET = IN，而 XDC 則是 set_input_delay 。

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輸出側(cè)的設(shè)置，UCF 用的是 OFFSET =OUT，而 XDC 則是 set_output_delay 。

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如果需要從舊設(shè)計(jì)的 UCF 約束轉(zhuǎn)到 XDC 約束，可以參考上述例子。以一個(gè)采樣周期來看，UCF 中與 XDC 中設(shè)置的接口約束值加起來正好等于一個(gè)周期的值。

小結(jié)

這一系列《XDC 約束技巧》的文章至此暫時(shí)告一段落。其實(shí)讀懂這幾篇涵蓋了時(shí)鐘、CDC 以及接口約束的短文，基本上已經(jīng)足夠應(yīng)對(duì)絕大多數(shù)的 FPGA 設(shè)計(jì)約束問題。當(dāng)然在這么短的篇幅內(nèi)，很多問題都無法更加深入地展開，所以也提醒讀者，需要關(guān)注文中推薦的各類 Xilinx 官方文檔，以及 Vivado 本身自帶的幫助功能與模板。

希望各位能從本文中吸取經(jīng)驗(yàn)，少走彎路，盡快地成為 Vivado 和 XDC 的資深用戶，也希望本文能真正為您的設(shè)計(jì)添磚加瓦，達(dá)到事半功倍的效果。