Xilinx?的新一代設計套件 Vivado 中引入了全新的約束文件 XDC，在很多規則和技巧上都跟上一代產品 ISE 中支持的 UCF 大不相同，給使用者帶來許多額外挑戰。Xilinx 工具專家告訴你，其實用好 XDC 很容易，只需掌握幾點核心技巧，并且時刻牢記：XDC 的語法其實就是 Tcl 語言。

XDC 的優勢

XDC 是 Xilinx Design Constraints 的簡寫，但其基礎語法來源于業界統一的約束規范SDC（最早由 Synopsys 公司提出，故名 Synopsys Design Constraints）。所以 SDC、XDC跟 Vivado Tcl 的關系如下圖所示。

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XDC 在本質上就是 Tcl 語言，但其僅支持基本的 Tcl 語法如變量、列表和運算符等等，對其它復雜的循環以及文件 I/O 等語法可以通過在 Vivado 中 source 一個 Tcl 文件的方式來補充。（對 Tcl 話題感興趣的讀者可以參考作者的另一篇文章《Tcl 在 Vivado 中的應用》）XDC 與 UCF 的最主要區別有兩點：

1．XDC 可以像 UCF 一樣作為一個整體文件被工具讀入，也可以在實現過程中被當作一個個單獨的命令直接執行。這就決定了 XDC 也具有 Tcl 命令的特點，即后面輸入的約束在有沖突的情況下會覆蓋之前輸入的約束（時序例外的優先級會在下節詳述）。另外，不同于 UCF 是全部讀入再處理的方式，在 XDC 中，約束是讀一條執行一條，所以先后順序很重要，例如要設置 IO 約束之前，相對應的 clock 一定要先創建好。

2．UCF 是完全以 FPGA 的視角看問題，所以缺省認為所有的時鐘之間除非預先聲明是同步的，否則就視作異步而不做跨時鐘域時序分析；XDC 則恰恰相反，ASIC 世界的血緣背景決定了在其中，所有的時鐘缺省視作全同步，在沒有時序例外的情況下，工具會主動分析每一條跨時鐘域的路徑。

XDC的基本語法

XDC的基本語法可以分為時鐘約束、I/O約束以及時序例外約束三大類。根據Xilinx的UltraFast設計方法學中Baseline部分的建議（UG949中有詳細介紹），對一個設計進行約束的先后順序也可以依照這三類約束依次進行。本文對可以在幫助文檔中查到的基本XDC語法不做詳細解釋，會將重點放在使用方法和技巧上。

時鐘約束

時鐘約束必須最早創建，對7系列FPGA來說，端口進來的主時鐘以及GT的輸出RXCLK/TXCLK都必須由用戶使用create_clock自主創建。而衍生時鐘則分為以下兩類：
MMCM/PLL/BUFR的輸出時鐘都可以由Vivado自動推導，無需用戶創建。若用戶僅希望改變衍生鐘的名字，其余頻率等都由工具自動推導，則只需寫明三個option，其余不寫即可：create_generated_clock [-name arg] [-source args] [-master_clock arg] 工具不能自動推導出衍生鐘的情況，包括使用寄存器和組合邏輯搭建的分頻器等，必須由用戶使用create_generated_clock來創建。

I/O約束

在設計的初級階段，可以不加I/O約束，讓工具專注于滿足FPGA內部的時序要求。當時序要求基本滿足后，再加上I/O約束跑實現。XDC中的I/O約束有以下幾點需要注意：

不加任何I/O約束的端口時序要求被視作無窮大。

XDC中的set_input_delay / set_output_delay對應于UCF中OFFSET IN / OFFSET OUT，但視角相反。OFFSET IN / OFFSET OUT是從FPGA內部延時的角度來約束端口時序，set_input_delay / set_output_delay則是從系統角度來約束。

典型的I/O時序，包括系統同步、源同步、SDR和DDR等等，在Vivado圖形界面的XDC templates中都有示例。2014.1版后還有一個Timing Constraints Wizard可供使用。

時序例外約束

時序例外約束包括set_max_delay/set_min_delay，set_multicycle_path，set_false_path等，這類約束除了要滿足XDC的先后順序優先級外，還受到自身優先級的限制。一個總的原則就是針對同一條路徑，對約束目標描述越具體的優先級越高。不同的時序例外約束以及同一約束中不同條件的優先級如下所示：

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舉例來說，依次執行如下兩條XDC，盡管第二條最后執行，但工具仍然認定第一條約束設定的15為clk1到clk2之間路徑的max delay值。

再比如，對圖示路徑依次進行如下四條時序例外約束，優勝者將是第二條。但如果再加入最后一條約束，false path的優先級最高，會取代之前所有的時序例外約束。

高效的時鐘約束

約束最終是為了設計服務，所以要用好XDC就需要深入理解電路結構和設計需求。接下來我們就以常見FPGA設計中的時鐘結構來舉例，詳細闡述XDC的約束技巧。