現(xiàn)有的工具和技術(shù)可幫助您有效地實(shí)現(xiàn)時(shí)序性能目標(biāo)。

當(dāng)您的FPGA 設(shè)計(jì)無法滿足時(shí)序性能目標(biāo)時(shí)，其原因可能并不明顯。解決方案不僅取決于FPGA 實(shí)現(xiàn)工具為滿足時(shí)序要求而優(yōu)化設(shè)計(jì)的能力，還取決于設(shè)計(jì)人員指定前方目標(biāo)，診斷并隔離下游時(shí)序問題的能力。目前，設(shè)計(jì)人員掌握了一些使用技巧，可以幫助您設(shè)置時(shí)鐘；通過Synopsys Synplify Premier 等工具正確設(shè)置時(shí)序約束；然后調(diào)整參數(shù)，以滿足賽靈思FPGA 設(shè)計(jì)的性能目標(biāo)。

有多個(gè)攻克角度，其中包括：

?更好的設(shè)計(jì)設(shè)置，例如完整、準(zhǔn)確的時(shí)序約束和時(shí)鐘規(guī)格；

?節(jié)省時(shí)間的設(shè)計(jì)技術(shù)，例如仔細(xì)RTL編碼，以求更佳的性能效果，以及將造成最大性能問題的設(shè)計(jì)部件整合在一起，從而縮短隨后調(diào)整設(shè)計(jì)時(shí)序的迭代運(yùn)行時(shí)間。

?綜合關(guān)聯(lián)，并布局布線時(shí)序，以產(chǎn)生更好的時(shí)序結(jié)果質(zhì)量(QoR)和時(shí)序收斂。

現(xiàn)在從三個(gè)方面詳細(xì)介紹一下這些技術(shù)，并檢測(cè)如何使用以實(shí)現(xiàn)您的時(shí)序目標(biāo)。

您需要確認(rèn)您已經(jīng)充分、完全地對(duì)您的設(shè)計(jì)進(jìn)行約束，且未過度約束。

第一步：更好的設(shè)計(jì)設(shè)置

最大的成本開銷來自于指定正確、完整的設(shè)計(jì)約束條件。這些約束條件可以在設(shè)計(jì)意圖和設(shè)計(jì)性能目標(biāo)與綜合工具之間實(shí)現(xiàn)通信。綜合設(shè)計(jì)之后，這些約束條件和關(guān)鍵路徑信息將自動(dòng)傳遞至Vivado?Design Suite布局布線(P&R)工具，以進(jìn)一步確保滿足時(shí)序要求。

綜合工具可以幫助您應(yīng)對(duì)設(shè)置綜合前約束這項(xiàng)艱巨的任務(wù)。您的任務(wù)清單如下：

1.識(shí)別時(shí)鐘

2.識(shí)別并創(chuàng)建時(shí)鐘組和時(shí)鐘關(guān)系

3.約束時(shí)鐘

4.約束設(shè)計(jì)輸入和輸出

5.定義多周期路徑和錯(cuò)誤的路徑

您需要確認(rèn)已經(jīng)充分、完全地對(duì)您的設(shè)計(jì)進(jìn)行約束，且未過度約束。過度約束將導(dǎo)致運(yùn)行時(shí)間延長，并有可能報(bào)告錯(cuò)誤的關(guān)鍵路徑。務(wù)必要指定多周期和錯(cuò)誤路徑，并對(duì)衍生時(shí)鐘設(shè)置約束(define_path_delay, define_false_path)。

設(shè)置Vivado流程的初始約束文件
由于約束條件設(shè)置工作非常困難，因此綜合軟件可以提供一個(gè)初始約束模版，其中的基礎(chǔ)約束和語法可以作為此項(xiàng)工作的起點(diǎn)。例如，在Synplify綜合軟件中，運(yùn)行TCL實(shí)用程序?yàn)樘囟ǖ脑O(shè)計(jì)創(chuàng)建一個(gè)初始FDC文件：

TCL: create_fdc_template

圖1給出了該流程將生成的約束文件(.fdc)的實(shí)例。該實(shí)例中，您可以看到聲明時(shí)鐘、時(shí)鐘組（時(shí)鐘之間的關(guān)系）和輸入/輸出延遲等關(guān)鍵項(xiàng)目已經(jīng)納入考慮范圍。

針對(duì)Vivado Design Suite流程中約束設(shè)置的最佳實(shí)踐
在Vivado Design Suite流程中設(shè)置約束條件時(shí)，要確保進(jìn)行以下操作：

?定義輸入端口或與輸入端口連接的網(wǎng)絡(luò)上的所有基礎(chǔ)時(shí)鐘。

?定義黑盒輸出引腳上的時(shí)鐘。

?定義網(wǎng)絡(luò)上生成的時(shí)鐘。

?不要定義邏輯選通時(shí)鐘。

?提供正確的時(shí)鐘約束：不要過度約束，并確保將不相關(guān)的（又稱異步）時(shí)鐘放置在單獨(dú)的時(shí)鐘組中。

?定義時(shí)序例外，例如錯(cuò)誤路徑和多周期路徑。

提示：在Vivado Design Suite中，時(shí)鐘約束應(yīng)盡量接近源時(shí)鐘，而不是賽靈思 ISE? Design Suite流程中的BUFG。

確保您的約束條件正確無誤
我們建議在設(shè)計(jì)設(shè)置階段采用四種約束驗(yàn)證技術(shù)。為了讓您了解應(yīng)該做的約束檢查類型，我們來看一下Synplify軟件執(zhí)行的各項(xiàng)檢查。

?

首先，運(yùn)行“語法檢查”—即快速進(jìn)行約束條件檢查，其中包括其嵌入的“get_XX” 和 “all_XX”命令，用以發(fā)現(xiàn)和清理任何約束語法錯(cuò)誤。錯(cuò)誤會(huì)顯示在日志文件中，并可以超鏈接至錯(cuò)誤手冊(cè)，以解釋錯(cuò)誤并提出修改建議。使用Tcl命令check_fdc_query。

第二，運(yùn)行“綜合檢查”以檢測(cè)與硬件相關(guān)的錯(cuò)誤，例如錯(cuò)誤編寫的觸發(fā)器。這些錯(cuò)誤會(huì)以單獨(dú)的日志文件報(bào)告。

第三，運(yùn)行基礎(chǔ)“快速綜合”，以檢查時(shí)鐘設(shè)置問題，包括聲明、衍生和推斷時(shí)鐘。快速綜合支持執(zhí)行時(shí)鐘設(shè)置檢查，因其可生成時(shí)鐘報(bào)告和時(shí)序報(bào)告，進(jìn)而使時(shí)鐘設(shè)置問題明朗化。

一些綜合工具可支持在“快速”模式下運(yùn)行綜合，其為了實(shí)現(xiàn)較短的運(yùn)行時(shí)間，其會(huì)禁用一些綜合優(yōu)化。在Synplify Premier綜合軟件中，您可以通過以下命令實(shí)現(xiàn)：

set_option –fast_synthesis 1

綜合編譯器將創(chuàng)建一個(gè)綜合報(bào)告時(shí)鐘總結(jié)，您可以使用其中有關(guān)推斷時(shí)鐘的信息用以識(shí)別、定義和約束時(shí)鐘。

第四，運(yùn)行全面的“約束條件檢查”。該檢查會(huì)查找關(guān)于時(shí)鐘關(guān)系、未約束開始/結(jié)束點(diǎn)、未鎖定I/O和無約束I/O的約束設(shè)置問題。

一個(gè)全面的約束檢查還會(huì)查找正確應(yīng)用的約束和實(shí)例名稱。例如，它會(huì)標(biāo)記出應(yīng)用于不存在或無效參數(shù)和對(duì)象的時(shí)序約束。然后該工具會(huì)針對(duì)不可應(yīng)用的約束和未找到的實(shí)例生成詳細(xì)的解釋性報(bào)告，以便糾正約束文件。Synplify綜合工具將在綜合預(yù)先映射階段自動(dòng)運(yùn)行這些檢查，或者您可以在綜合開始時(shí)使用以下TCL命令運(yùn)行約束檢查：

TCL: project -run constraint_check