相比較經(jīng)典的FPGA，Zynq-7000系列最大的特點(diǎn)是將處理系統(tǒng)PS和可編程資源PL分離開來，固化了PS系統(tǒng)的存在，實(shí)現(xiàn)了真正意義上的SOC（System On Chip）。

1. Zynq-7000系列特征概述

Zynq-7000系列是全可編程片上系統(tǒng)，主要包含PS（processing system）和PL（Programmable Logic）兩部分。PL采用28nm工藝；PS以2個(gè)Cortex A9的ARM核為核心，還包括片上存儲(chǔ)器、片外存儲(chǔ)器接口（DDR）和一系列的外設(shè)接口。Zynq-7000系列將ARM CPU和外設(shè)集成在一個(gè)芯片內(nèi)，使得Zynq-7000系列皆具處理器和FPGA雙重特性，特別適用于軟硬件協(xié)同設(shè)計(jì)。

圖1：Zynq-7000 All Programmable SoC Overview

1.1. PS部分特征

. 雙Cortex-A9 ARM核
2.5 DMIPS/MHz per CPU

CPU frequency最高達(dá)1GHZ

單精度和雙精度的向量浮點(diǎn)單元VFPU

3個(gè)看門狗定時(shí)器

1個(gè)全局定時(shí)器

2個(gè) triple-timer 計(jì)數(shù)器

. Caches
每個(gè)CPU獨(dú)立擁有32KB1級(jí)cache

兩個(gè)CPU共享512KB的2級(jí)cache

. On-Chip Memory
片上自舉ROM（boot rom）

256KB片上RAM

. External Memory Interfaces
16-bit or 32-bit DDR接口（DDR3, DDR3L, DDR2, or LPDDR2），當(dāng)器件為DDR3時(shí)，最高數(shù)據(jù)速度可達(dá)1066 Mb/s。DDR 控制器有4個(gè)數(shù)據(jù)端口可用于對DDR的讀寫，分別命名為A、B、C、D。A專用于ARM CPU，B、C專門用于PL部分；D連接到interconnect.單元，可被interconnect上的其他主設(shè)備訪問。

最高達(dá)1GB的地址空間

靜態(tài)存儲(chǔ)器接口（8-bit SRAM，Parallel NOR flash，ONFI1.0 NAND flash，1-bit SPI, 2-bit SPI, 4-bit SPI (quad-SPI), or two quad-SPI (8-bit) serial NOR flash）

. 8-Channel DMA Controller
支持Memory-to-memory, memory-to-peripheral, peripheral-to-memory, scatter-gather 交易?？偩€接口為64-bit AXI interface，其中有4個(gè)通道專用于與PL部分的通信。

. I/O Peripherals and Interfaces
2個(gè) 10/100/1000 tri-speed Ethernet MAC peripherals，接口為GMII, RGMII, and SGMII

2個(gè) USB 2.0 接口

2個(gè) CAN 2.0接口

2個(gè)SD 卡接口

2個(gè)雙向SPI接口

2個(gè)高速UART接口

兩個(gè)IIC接口

. GPIO
共118個(gè)，其中54個(gè)從PS直接連出去GPIO口（通過MIO），64個(gè)連接到PL的GPIO口；

最多54可復(fù)用IO（MIO）用于外設(shè)如USB、UART等的引腳分配，若使能的外設(shè)比較多，MIO個(gè)數(shù)不夠時(shí)，可以將某些外設(shè)的引腳連接到PL，由PL通過通用IO口連接外部設(shè)備。如下圖所示，并不是所有外設(shè)IOP都可以連接到PL，如USB就不可以連接到PL。

圖2 MIO Module Block Diagram

. Interconnect
APU,、存儲(chǔ)器單元、外設(shè)IOP、PL通過interconnect實(shí)現(xiàn)高速互聯(lián)，interconnect支持多個(gè)主從設(shè)備的互相訪問

. PS部分啟動(dòng)方式
PS部分采用眾所周知的多階段啟動(dòng)法，支持NOR, NAND, Quad-SPI, SD,or JTAG.啟動(dòng)。

. 地址映射

圖3 Zynq-7000系列地址映射圖

1.2. PL部分特征

該部分資源數(shù)目因器件型號(hào)不同而不同，以下所列數(shù)目皆為XQ7Z045的資源數(shù)。
. Configurable Logic Blocks (CLB)
　　　　CLB=305K/2個(gè)；

. 36 Kb Block RAM
　　　　545個(gè)

. Programmable DSP Slices
　　　　900個(gè)，主要是18X25的乘法器和48bit寬度的加法器；

. JTAG Boundary-Scan
. PCI Express Block
　　　　Gen2 Speed（5Gbps），最多8個(gè)。

. Serial Transceivers
　　　　最多16個(gè)，最高速度10.3125Gbps

. Two 12-Bit Analog-to-Digital Converters
　　　　2個(gè)12bit的數(shù)模轉(zhuǎn)換器，最高轉(zhuǎn)換速度1MSPS，最多支持17個(gè)外部輸入。

時(shí)鐘資源
　　　　XQ7Z045包含8個(gè)CMT，即8個(gè)MMCM+8個(gè)PLL；其輸出時(shí)鐘相位可為45°、90°、135°、180°、225°、275°、315°；

1.3. PS-PL 接口
PS和PL部分之間有多個(gè)接口，具體包括：

1、AXI類數(shù)據(jù)接口

2個(gè)32bit的AXI 主接口

2個(gè)32bit的AXI從接口

專用于PL訪問DDR控制器的32/64bit的AXI從接口

1個(gè)64bit的訪問CPU存儲(chǔ)器的從接口

2、其他接口

DMA通道信號(hào)

PS的中斷輸入信號(hào)

事件信號(hào)

觸發(fā)信號(hào)

EMIO

PS提供給PL的時(shí)鐘信號(hào)及復(fù)位信號(hào)

XADC接口

JTAG接口

隨筆記錄自己從一個(gè)項(xiàng)目立項(xiàng)到最后調(diào)試完成所做的工作，包括調(diào)研選型、關(guān)鍵技術(shù)突破、知識(shí)短板補(bǔ)缺等，隨著時(shí)間的推移，會(huì)不斷地根據(jù)實(shí)踐經(jīng)驗(yàn)反饋完善以前的博文，力求每一個(gè)要論述的問題精準(zhǔn)完備，具有高度可信的參考價(jià)值，也希望看我博文的讀者能夠多提意見建議，幫助我成為一個(gè)更優(yōu)秀的項(xiàng)目負(fù)責(zé)人，讓我們一起共同進(jìn)步，謝謝大家！