訪問DDR存儲器

我們下面來分析一個設計實例，該實例涵蓋了典型MicroBlaze用戶可能涉及的幾個常見的需求，比如如何訪問DDR存儲器；如何使用PS IOP中的外設；如何在MicroBlaze和PS之間傳輸數據塊；如何在MicroBlaze和PS之間實現事件同步等。圖4給出了解決每種問題的方法(分別標識為1、2、3、4)。

訪問DDR存儲器最簡單方法就是通過4個高性能(HP)AXI接口的一個或多個連接(方框圖右上方)。4個64位寬端口可供可編程邏輯訪問。您首先必須啟用一個端口，然后連接AXI到端口。MicroBlaze采用AXI4-Lite接口，而HP端口則應用作全AXI4連接。所幸的是，賽靈思設計工具可自動彌補，無需任何手動修改就確保實現成功連接。方框圖中①顯示了該連接。這類連接的優勢在于創建起來非常簡單，而DDR存儲器對設計來說就是常規存儲器。而不足之處在于，AXI-Lite不支持突發模式，而且只有32位寬，因此會喪失不少性能。

還可通過其它方法將基于PL的外設連接到DDR存儲器，比如采用DMA控制器，同樣也可采用HP端口。雖然這種連接機制更復雜，但能提高大數據塊的傳輸性能。

在PS中啟用UART和三重定時器/計數器(TTC)。M_AXI_GP0連接的BRAM控制器位于PL中，但從概念上說是PS設計的組成部分(實際上也是PS設計的一部分)。

MicroBlaze作為設計的另一部分采用BRAM提供64KB的整合代碼和數據空間，供MicroBlaze專用。顯然，我們能連接這些端口到PS的HP端口以訪問DDR存儲器，不過這樣做會讓實現工作變得更復雜。

有3個連接到MicroBlaze的標準外設：一個是負責接收TTC的PWM波形輸入并將其解釋為中斷源和接收的UART字符中斷的中斷控制器；一個是負責驅動ZC702開發板上8個LED的GPIO，第三個是用于連接到PS所連接的同一BRAM的B側的BRAM控制器。此外還有兩個連接：一個是到S_AXI_GP0的連接，用于實現PS內部外設的尋址；另一個到高性能端口的連接，可讓MicroBlaze訪問DDR存儲器部分。

外設、數據塊和同步

到PS S_AXI_GP0端口的連接是訪問可編程系統IOP模塊的關鍵(圖中的②)。S代表這是一個從端口，也就是接受PL中的組件啟動的事務處理。在MicroBlaze和S_AXI_GP0端口之間建立連接時，IOP模塊可從0xE000_0000擴展到0xE02F_FFFF，這意味著MicroBlaze地址空間中的其它外設都不能重疊于這段地址，而這段地址將供處理器共享。

與此同時，許多機制均支持MicroBlaze和PS之間的數據塊傳輸。往返DMA和DDR以及DMA和片上存儲器(OCM)就是兩個可能性。另一種就是在設計實例中實現的機制，其使用雙端口BRAM(圖中的③)。PS為BRAM控制器一側主設備，而MicroBlaze則為其另一側主設備。軟件負責管理分區和共享BRAM存儲器空間的使用，因為兩側都有權對存儲器的全部內容進行全面讀取和寫入。

最終問題涉及如何在MicroBlaze和PS之間同步事件。PS包括大量定時器，您能對PL中任意數量的定時器實例化。設計實例中采用了一個TTC外設中的一個通道來生成100毫秒的脈沖信號(圖中的④)。這里的關鍵是要認識到TTC生成的波形能從PS以外訪問，但TTC中斷只能在PS以內可用。您可用波形本身作為MicroBlaze中斷，從而規避這個問題。此外，您也可采用硬件定時器(AXI定時器或用戶編碼的定時器)為PS和MicroBlaze提供中斷。

圖5：獨立軟件域和重疊項

與任何嵌入式設計一樣，您要考慮的不光是硬件實現問題，還要考慮軟件支持。對本例而言，要考慮兩個處理器的重疊區域(如圖5所示)。

就硬件而言，要把系統視為兩個相互交叉的嵌入式設計：PS和MicroBlaze。我們的參考設計可讓PS為其自身和MicroBlaze生成時鐘信號并提供中斷。MicroBlaze可使用這些信號，但不能影響或對其修改。PS和PL共用PS的IOP模塊、DDR存儲器與控制器以及常見的雙端口BRAM。

從地址映射角度看，IOP地址固定在硬件中，不能修改。MicroBlaze和Cortex-A9必須對外設使用相同的地址。技術參考手冊在這方面做了詳細說明，非常具有參考價值。技術參考手冊分兩部分對解決設計中的外設問題進行了闡述。這部分中的所有寄存器都列出了地址和簡介，管理兩個處理器之間的資源則是用戶要開展的一項任務，要避免數據沖突，避免資源不足等。

圖6：Cortex-A9應用和MicroBlaze應用流程圖

采用DDR存儲器及其控制器比較簡單，因為DDR存儲器控制器能管理沖突問題，而且提供適當的啟發避免任何請求方無法獲得數據。由于這不在用戶控制下，時延可能會有些難以預見。

常見的BRAM采用相同的較低地址位，不過針對該模塊的每個處理器存儲器空間的位置可用Xilinx Platform Studio的地址標簽來選擇。跟以前一樣，數據沖突、同步和存儲器分配也是讀者要完成的工作。

我們的軟件設計實例更主要的目的是演示連接Cortex-A9和MicroBlaze的過程，而不是要做任何實際的工作。一些方法將演示這方面的可能性。

圖6左側所示的Zynq-7000應用是一款簡單的設計，其采用賽靈思單機版板支持包。它運行的程序很大程度上讓處理器保持空閑狀態，只是周期性地通過串行端口發出T字符表明自己仍在工作。此外，它會計算T的次數并將計數統計保存在BRAM中，與MicroBlaze共享。

MicroBlaze應用也運行單機版板支持套件。這樣就能支持中斷，每次串行端口上出現字符，MicroBlaze就把字符緩存起來，并發送對應的Hex-ASCII到PS IOP模塊的串行端口。此外，它會構建接收字符串，每收到一個字符都保存在DDR存儲器中。收到回車后，將計算校驗和，并在字符串后直接添加到DDR存儲器。BRAM預先設定的位置處設置標記，當Cortex代碼“看到”標記時就從DDR存儲器讀取字符串，并驗證校驗和。如果校驗和準確，MicroBlaze發出“+”，否則發出“X”。

簡而言之，設計實例證明MicroBlaze和Zynq7000 PS完全能和平共處。AXI連接點數量很多，使MicroBlaze(或PL中的任何組件)能方便地訪問IOP模塊中的外設、OCM和DDR。可編程邏輯能方便地訪問IOP模塊的中斷，而PL中能生成一系列中斷并發送給PS。軟件協調和定義良好的行為是避免爭搶情況和尋址沖突的關鍵。