摘要: 介紹了一個(gè)基于FPGA 的多通道信號(hào)采集電路。該電路以FPGA 芯片XC3S400 作為電路的主控制器，采用電子開(kāi)關(guān)ADG708 對(duì)7 路信號(hào)進(jìn)行了循環(huán)采集，使用AD7667 作為模數(shù)轉(zhuǎn)換器，由主控制器FPGA 控制，將采集到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。然后，通過(guò)單片機(jī)CY7C68013 與上位機(jī)通信，將采集到的信號(hào)通過(guò)上位機(jī)軟件讀出并畫(huà)圖顯示。通過(guò)試驗(yàn)已驗(yàn)證了該采集電路的功能的有效性。

0 引言

數(shù)據(jù)采集是信號(hào)處理過(guò)程中非常重要的一個(gè)環(huán)節(jié)，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 具有高集成度、高效率、設(shè)計(jì)靈活以及功耗低等特點(diǎn)，F(xiàn)PGA 以其特有的復(fù)雜硬件邏輯控制能力與實(shí)時(shí)性、同步性被廣泛應(yīng)用到數(shù)據(jù)采集存儲(chǔ)系統(tǒng)中［1 － 2］。本設(shè)計(jì)提出了一種基于FPGA 的多通道數(shù)據(jù)采集電路的設(shè)計(jì)方法。主要用來(lái)獲取飛行器在飛行過(guò)程中的各種飛行參數(shù)，供其降落后回收原始數(shù)據(jù)，通過(guò)上位機(jī)軟件在PC 機(jī)中讀取飛行原始數(shù)據(jù)并實(shí)現(xiàn)原始數(shù)據(jù)的拆分以及繪圖，供試驗(yàn)后進(jìn)行數(shù)據(jù)分析，從而對(duì)飛行器的各項(xiàng)性能進(jìn)行評(píng)估和驗(yàn)證。

1 硬件電路設(shè)計(jì)

1． 1 硬件電路的功能

該電路完成記錄儀的采集功能，采集一路直流電壓信號(hào)和6 路振動(dòng)傳感器信號(hào)，具體指標(biāo)如下:
( 1) 直流電壓: 測(cè)量范圍: 0 ～ 100V; 精度: 1%; 采樣率: 50kHz。
( 2) 振動(dòng)傳感器信號(hào): 測(cè)量范圍: ± 10g; 精度:1%; 采樣率: 10kHz。

另外，該電路完成與上位機(jī)之間的通信，控制整個(gè)記錄儀的工作狀態(tài)。通過(guò)配套的上位機(jī)軟件對(duì)記錄儀下發(fā)各種命令，并將轉(zhuǎn)換存儲(chǔ)到flash 中的數(shù)字信號(hào)上傳到上位機(jī)供分析。

1． 2 硬件電路的原理

電路工作框圖如圖1 所示，待采集模擬信號(hào)經(jīng)前級(jí)調(diào)理電路跟隨調(diào)理后，主控制器FPGA 控制模擬開(kāi)
關(guān)切換通道，實(shí)現(xiàn)了對(duì)6 路傳感器振動(dòng)模擬量以及1路直流電壓的循環(huán)采集，F(xiàn)PGA 控制模數(shù)轉(zhuǎn)換器AD7667，將采集到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)并寫(xiě)入flash 存儲(chǔ)器。試驗(yàn)后，通過(guò)USB2． 0 接口連接到上位機(jī)，用上位機(jī)軟件對(duì)單片機(jī)發(fā)送讀數(shù)命令，將flash 存儲(chǔ)器中的數(shù)據(jù)讀到上位機(jī)顯示并處理分析。圖1 中虛線(xiàn)部分為多通道采集控制模塊。

2 功能模塊化設(shè)計(jì)

對(duì)于一個(gè)復(fù)雜的系統(tǒng)，其功能具有多樣化，一般要求硬件設(shè)計(jì)采用功能模塊化的設(shè)計(jì)方法。把一個(gè)系統(tǒng)根據(jù)其功能的不同分解成多個(gè)模塊，各模塊具有相對(duì)獨(dú)立性，而局部范圍之間存在一定聯(lián)系，有助于系統(tǒng)設(shè)計(jì)、調(diào)試以及維護(hù)，又易于功能的擴(kuò)展［3］。該電路設(shè)計(jì)過(guò)程中，主要功能模塊有采集記錄功能模塊和USB 接口模塊。其中，采集記錄模塊是整個(gè)電路的核心，主要任務(wù)是采集待測(cè)信號(hào)、上傳數(shù)據(jù)和控制其它電路。

2． 1 采集記錄模塊

2． 1． 1 采集模塊設(shè)計(jì)
采集記錄模塊主要完成2 個(gè)三軸振動(dòng)傳感器( 共6 路) 和1 路直流電壓信號(hào)的采樣、編幀和記錄，原理框圖如圖2 所示。

直流電壓信號(hào)的測(cè)量范圍為0 ～ 100V，跟隨前需要進(jìn)行分壓，將輸入芯片AD824 的電壓控制在0 ～3V，并用線(xiàn)性光耦HCNR201 進(jìn)行電氣隔離，最后將電壓范圍調(diào)理到模擬開(kāi)關(guān)ADG708 的模擬輸入電壓范圍0 ～ 5V。調(diào)理電路如圖3 所示。

6 路傳感器信號(hào)進(jìn)入電路后，經(jīng)過(guò)放大器AD824跟隨調(diào)理輸出的信號(hào)與調(diào)理后的直流信號(hào)一起進(jìn)入模擬電子開(kāi)關(guān)ADG708，ADG708 由FPGA 控制，A0、A1、A2 地址線(xiàn)決定選擇一路信號(hào)輸出，輸出信號(hào)經(jīng)AD8031 跟隨后，增加了驅(qū)動(dòng)能力，被AD7667 采樣。采樣字長(zhǎng)為16 位，采集編幀后的數(shù)據(jù)存儲(chǔ)到flash 存儲(chǔ)器。采集電路設(shè)計(jì)如圖4 所示。

2． 1． 2 AD7667 模塊
AD7667 很容易被驅(qū)動(dòng)，在本電路設(shè)計(jì)中采用AD8031 作為驅(qū)動(dòng)器來(lái)增強(qiáng)信號(hào)的驅(qū)動(dòng)能力，輸出的信號(hào)被送入AD7667 進(jìn)行轉(zhuǎn)換。R48、C75 等阻容值采用AD7667 推薦值。

FPGA 控制AD7667，進(jìn)入采集狀態(tài)后，先啟動(dòng)AD7667 轉(zhuǎn)換，轉(zhuǎn)換完成后，以并行方式輸出數(shù)據(jù)。在硬件電路設(shè)計(jì)上，為節(jié)約FPGA 的I /O 資源，降低硬件成本，轉(zhuǎn)換得到的16 位的高精度數(shù)據(jù)以高8 位( byte = 1) 和低8 位( byte = 0) 分時(shí)從AD7667 的AD［7: 0］輸出［4］。

2． 1． 3 FPGA 模塊
該電路設(shè)計(jì)采用的FPGA 是XC2S400，該芯片有豐富的輸入輸出管腳和宏單元，通過(guò)VHDL 語(yǔ)言編程實(shí)現(xiàn)硬件邏輯功能，可以反復(fù)修改和擦除。

為了克服數(shù)據(jù)寫(xiě)入FPGA 和讀出的速率不一致，此電路在FPGA 內(nèi)部構(gòu)建容量為2kB 的FIFO存儲(chǔ)器，具有數(shù)據(jù)緩沖的功能［4 － 5］。實(shí)際調(diào)試過(guò)程中得到，2kB 容量的大小遠(yuǎn)遠(yuǎn)大于該時(shí)段內(nèi)所能送來(lái)的最多數(shù)據(jù)量，這樣就避免了溢出而造成的數(shù)據(jù)丟失。

FPGA 控制電路采集模擬信號(hào)，經(jīng)過(guò)模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后得到連續(xù)的數(shù)字信號(hào)，并將其寫(xiě)入FIFO 緩存中。FPGA 實(shí)時(shí)檢測(cè)緩存器FIFO 的半滿(mǎn)信號(hào)，每檢測(cè)到該信號(hào)有效后，才開(kāi)始從緩存器中讀取數(shù)據(jù)并轉(zhuǎn)發(fā)到flash 存儲(chǔ)器，當(dāng)讀數(shù)速率較快并檢測(cè)到FIFO半滿(mǎn)信號(hào)無(wú)效時(shí)，停止讀數(shù)。這樣重復(fù)操作，實(shí)現(xiàn)數(shù)據(jù)的連續(xù)采集［6 － 8］。