基于Zedboard FPGA的VGA圖像信號采集系統的設計

摘要：根據VGA(Video Graphic Array)的原理[1]，采用VHDL硬件描述語言，設計了一種基于Zedboard FPGA板卡的圖像顯示方案。實驗結果表明，在FPGA實現圖片顯示，達到了預期的效果，依據該原理，可以實現圖像的采集及在VGA顯示屏上顯示的實現。

引言
利用FPGA產生VGA時序信號和發送圖像信息，并將其作為圖像信號采集系統，將大大減小圖像開發的難度和投入[2]。顯示器的顯示有許多標準，常見的有VGA、 SVGA等。在本設計中，設計了一種基于Xilinx公司7系列FPGA的VGA圖像顯示控制器，并在Zedboard板卡上進行了測試，并成功地在顯示器上顯示了企鵝的頭像。利用該原理，可以脫離PC機實現圖像顯示的功能，減少成本投入。

VGA的原理
VGA作為一種標準的顯示接口得到了廣泛的應用。常見的彩色顯示器一般由CRT(陰極射線管)構成，彩色是由R、G、B (紅: Red、綠: Green、藍:B1ue)三色組成。顯示是采用逐行掃描的方式，陰極射線槍發出的電子束打在涂有熒光粉的熒光屏上，產生RGB三基色，最后合成一個彩色圖像[3]。在VGA接口協議中，不同的顯示模式因為有不同的分辨率或不同的刷新頻率，所以其時序也不相同[4]。對于每種顯示模式的時序，VGA都有嚴格的工業標準。圖1、圖2為VGA行掃描、場掃描的時序圖。

圖片顯示原理
首先利用Image2lcd軟件，將我們所需要的圖片轉換為二進制的文件，需要注意的是對于不同的VGA接口設計方式，需要轉換的文件格式也是不一樣的，在這里，設置生成256色的圖片文件。

圖片顯示需要將圖片的信息發送到VGA接口，該設計采用的方案是在對像素進行計數、場計數的時候，就把圖片信息直接賦值給顏色信號R、G、B，需要對圖片的顯示像素一一判斷對應的位置。

FPGA系統的實現
在這里我們采用Zedboard板卡作為控制核心，其板卡的VGA接口原理圖如圖3所示。

時序信號
Zedboard提供了50MHz的時鐘信號，VGA 顯示需要的是 25.175 MHz的時鐘，所以在設計時首先要對時鐘信號進行二分頻，得到 25 MHz 的時鐘頻率。我們采用分頻后的信號作為HS和VS的時序信號。其VHDL程序設計如下：
process(clk_25M) --此處實現的在分頻信號下，產生場掃描和行掃描的信號
begin
if clk_25M'event and clk_25M='1'
then
if(hclk=800) then hclk<=0;
else hclk<=hclk+1;
end if;
if hclk>=656 and hclk<752 then
hs1<='0';
else hs1<='1';
end if;
end if;
end process;
process(hs1)
variable cnt :integer range 0 to 1000
:=0;
begin
if hs1'event and hs1='0' then
if vclk=524 then vclk<=0;
else vclk<=vclk+1;
end if;
if vclk >= 491 and vclk<492 then
vs1<='0';
else vs1<='1';
end if;
end if;
end process;

圖像顯示
首先需要定義一個寄存器數組來存儲圖像。

type data_buffer is array(0to 22499) of std_logic_vector(7downto 0);
constant buf:data_buer:=(??--在此定義一個150×150的圖片信息);

在產生的場、行掃描信號的基礎上進行圖像的輸出控制，顯示位置在矩形(100,100, 250,250)的矩形內。其控制程序如下所示。
process(clk,vclk,hclk)
begin
if clk'event and clk='1' then—控制信號在矩形內輸出
if( vclk>=100 and vclk<250 and
hclk>=100 and hclk<250 ) then
d a t 1 < = b u f ( ( v c l k -
100)*150+(hclk-100));
else dat1<="00000000";
end if;
end if;

圖像輸出
利用Zedboard的VGA接口進行數據和時序信號的輸出。
hs<=hs1;
vs<=vs1;--行、場信號輸出
dat<=data1;--數據輸出