摘要: 提出了一種基于FPGA 的雷達回波實時模擬器的實現方法。該模擬器采用cPCI 標準總線， 以FPGA 為核心計算單元， 配有高速數模、模數轉換模塊， 可實現雷達回波信號實時在線注入模擬。該模擬器可實現多種體制下復雜回波的模擬，具有很好的工程應用價值。

雷達回波模擬器能夠在實驗室環境下模擬產生雷達實際工作中所接收到的回波信號， 在雷達系統設計、調試、測試、訓練和維護等工作中發揮著不可替代的作用[ 1-3]。隨著電子技術的日益進步， 雷達系統正在向多模式、多通道、高分辨等方向發展， 對模擬器的通用性、實時性等指標提出了更高的要求[ 4]。

模擬器通常可以分為軟件模擬、硬件模擬及軟硬結合等三種實現方式。軟件模擬具有成本低、靈活性強等優點，但實時性差，一般不能直接用于雷達系統的實時調試和測試[5]。硬件模擬通常采用波存儲回放技術，實時性好，但通用性差，不能滿足參數復雜多變的情況[6-7]。軟硬結合方式以通用計算機為主控平臺， 以高性能嵌入式處理器為運算單元,在具有良好實時性的同時，能夠適應復雜的仿真環境,是應用最為廣泛的模擬方式[5,8]。

FPGA 作為高性能數字信號處理系統中的關鍵器件， 在雷達信號模擬中有著巨大的開發潛能[ 9-11]。然而，受制于開發難度與開發周期， 在傳統的模擬器中，FPGA
多用于邏輯功能、時序信號和對外接口的控制， 其強大的并行處理能力沒有得到充分利用。

本文以FPGA 為核心構建了一種通用的雷達回波信號實時模擬系統。該系統采用FPGA 作為回波信號模擬的運算單元， 充分利用了FPGA 資源豐富、并行處理能力強的特點， 提高了系統的實時性； 采用System Generator開發回波模擬程序， 大大降低了開發難度， 并顯著縮短了研制周期。采用標準工業總線及模塊化設計， 通用性、兼容性和可擴展性強， 可以應用于不同體制、不同規模的雷達系統模擬中。

1 系統方案

通用雷達回波實時模擬器（ 以下簡稱“ 模擬器” ） 由上位機、微波鏈路和回波模擬單元組成， 系統框圖如圖1 所示。上位機實現人機交互、系統控制、狀態監視等功能。微波鏈路包括下變頻和上變頻模塊， 用于實現射頻信號與中頻信號的轉換。回波模擬單元完成中頻信號采集、數字下變頻（DDC） 、目標模擬、雜波模擬、干擾模擬、數字上變頻（DUC） 和數模轉換等操作， 是整個系統的核心模塊。

模擬器遵循標準結構規范， 采用cPCI 標準總線， 可根據實際需求擴展系統規模， 為工程應用提供了便利。為了適應不同速率、不同類型的信號傳輸， 系統內部采用多種互聯方式。PCI 總線用于傳輸控制命令及慢速信號， 自定義總線用于高速數據流的傳輸， 同步定時總線用于系統的時序控制， 如圖2 所示。

作為模擬器的重要組成部分， 回波模擬單元以高性能FPGA 為核心構建， 用于實現DDC、回波模擬、DUC 等功能； 同時配以高速A/D 和D/A 芯片， 用于信號采集與回波信號的播放。回波模擬單元由多塊信號處理板組成，單板的邏輯框圖如圖3 所示，FPGA 采用2 片Xilinx 公司的XC6VLX240T 。芯片采用40 nm技術， 密度高、功耗小， 片上具有豐富的邏輯和I/O 資源， 并集成了大量的信號處理單元（DSP48E） ， 能夠滿足復雜的回波模擬運算及對外接口的需求。兩片FPGA 通過自定義互聯接口實現高速數據通信， 用于傳輸中間結果。ADC 采用ADC08D1500 ， 最高采樣率可達1.5 GHz ， 可以滿足中頻寬帶信號的采樣要求。DAC 采用ADI 公司的AD9736 ，最高時鐘頻率為1.2 GHz, 具有良好的輸出信號性能。

2 FPGA 模擬軟件設計與實現

雷達回波信號是目標回波、雜波、干擾以及噪聲等疊加后的結果。不同的雷達體制， 對目標、雜波、噪聲及干擾的建模方法有所不同。對于雷達導引頭， 可以僅考慮單點目標， 只需模擬目標的速度、加速度、距離和功率等信息即可。對于復雜的高分辨雷達系統，則要求模擬器能夠更為細致地模擬目標回波信號， 如動目標、一維距離像及面目標等。

圖4 給出了目標回波模擬軟件的功能框圖。該軟件可以模擬點目標以及擴展目標的回波信號。中頻輸入信號在完成DDC 后作為回波模擬的基帶基準數據， 同時用于確定波門和載頻。多普勒計算模塊根據設定的目標運動信息及測頻結果計算每個目標的多普勒頻率。波門信息與目標延遲信息相結合， 用于確定回波信號的位置。復乘模塊在基準數據上加入延遲、多普勒調制和幅度調制后得到基帶回波數據， 再經過DUC 后通過DAC播放， 即可得到中頻回波數據。

由于信號處理板卡具有2 片FPGA， 因此需要將上述各運算模塊分別映射到相應的FPGA 中。如圖4 所示， 第一個FPGA 實現數字下混頻、測頻、延遲復乘等功能， 第二個FPGA 實現擴展散射點延遲、各點相對多普勒復乘、數字上混頻等功能， 產生一個簡單目標或一個擴展目標。為了降低開發難度、縮短開發周期， 運算模塊均采用System Generator 開發。

噪聲模擬的實現方法如圖5 所示。首先產生高斯白噪聲隨機序列，FFT 后根據噪聲帶寬進行加窗，得到噪聲序列的頻譜，然后做IFFT，得到時域模板序列。對這個模板序列進行隨機移位疊加， 最后根據測頻結果進行DUC，將噪聲移到一定的載頻上。根據實際噪聲帶寬的需求，可以選擇不同寬度的窗函數，控制調頻噪聲的帶寬。

雜波/箔條干擾信號模擬采用發射脈沖與雜波/箔條干擾數據卷積的方法進行模擬。雜波/箔條干擾數據模型由上位機計算，然后下載到海量存儲板。仿真時，信號處理模塊從海量存儲板讀取雜波/箔條干擾數據， 與發射信號進行卷積，得到雜波/箔條干擾回波信號。雜波/箔條干擾信號模擬實現原理框圖如圖6 所示。雜波/箔條干擾信號模擬通常采用3 塊信號處理板，配合3 路微波上變頻，完成和通道、方位差通道、俯仰差通道的雜波模擬。

將上述運算過程生成的目標回波、噪聲、雜波和干擾信號疊加后， 即可得到最終的雷達回波信號。

3 系統驗證

分別采用連續波信號和脈沖信號對系統的功能和性能進行測試。連續波狀態下， 需要測試模擬器的輸出功率、雜散抑制、動態范圍、多普勒信號控制性能等指標。脈沖狀態下， 需要測試模擬器的模擬精度、多目標及干擾模擬能力等指標。

圖7 給出了連續波狀態下某典型頻率的輸出信號實測結果。可以看出， 輸出點頻信號的頻率與輸入信號相差所設定的多普勒頻率， 雜散電平很低， 滿足一般雷達系統的要求。表1 給出了主要指標的實測結果， 包括輸出功率、、雜散抑制、輸出動態范圍、多普勒信號頻率范圍與多普勒頻率精度等。

圖8 給出了脈沖狀態下的輸出信號， 表2 給出了主要指標的實測結果。

本文介紹了一種基于FPGA 嵌入式系統的雷達回波實時模擬器。利用FPGA 資源豐富、并行運算能力強的優點， 提高了系統的集成度與實時性； 采用System Generator開發FPGA 軟件， 大大降低了開發難度與開發周期； 通過靈活配置FPGA 軟件， 可以實現不同體制雷達回波的模擬， 具有較強的通用性和擴展性。實驗結果表明， 該模擬器能夠滿足雷達系統半實物仿真的需求， 其相關技術代表了雷達回波模擬器未來發展的一個方向，并可應用于其他類型的回波模擬中。