摘要：基于Xilinx 的Virtex-II Pro 開(kāi)發(fā)板實(shí)現(xiàn)了雙核嵌入式系統(tǒng)構(gòu)建，具有共享存儲(chǔ)器及共享串口輸出的特性。主要給出了雙核系統(tǒng)的構(gòu)建方法及原理，共享串口的輸出驗(yàn)證了雙核系統(tǒng)的可行性。

隨著信息技術(shù)的逐漸發(fā)展，傳統(tǒng)的嵌入式單核系統(tǒng)已經(jīng)不能適應(yīng)高性能的計(jì)算要求，基于FPGA 的雙核系統(tǒng)架構(gòu)也逐漸發(fā)展起來(lái)。Xilinx 公司設(shè)計(jì)的Virtex-II Pro 開(kāi)發(fā)板有較高的硬件配置，由Digilent 公司制造，有高達(dá)30,816 個(gè)邏輯單元的XC2VP30 FPGA 芯片，主芯片XC2VP30 上內(nèi)置兩個(gè)硬核PowerPC405，136個(gè)18 位的乘法器、2 448 Kbit 的Block RAM，在各大學(xué)中使用廣泛。但Xilinx 公司的系列開(kāi)發(fā)工具并不支持在此開(kāi)發(fā)板上構(gòu)建雙核，Xilinx 公司也沒(méi)有提供如何利用此雙核的技術(shù)文檔，并且Virtex-II Pro 開(kāi)發(fā)板只具有一個(gè)串口輸出，調(diào)試不便，所以國(guó)內(nèi)的多數(shù)大學(xué)實(shí)驗(yàn)室都是進(jìn)行的單核PowerPC405 的應(yīng)用開(kāi)發(fā)，沒(méi)有利用到其有兩個(gè)硬核的優(yōu)勢(shì)，造成資源閑置。

為了充分利用Virtex-II Pro 開(kāi)發(fā)板的雙核資源，提出了一種構(gòu)建雙核的方法，步驟簡(jiǎn)潔明了，下載調(diào)試方便，共享串口的輸出結(jié)果驗(yàn)證了此雙核系統(tǒng)的可行性，且對(duì)Virtex II Pro及Virtex4 系列面臨同樣問(wèn)題的開(kāi)發(fā)板也具有指導(dǎo)意義。

1 硬件系統(tǒng)構(gòu)建

開(kāi)發(fā)工具為EDK9.1i02，硬件結(jié)構(gòu)如圖1 所示。

硬件體系利用了PPC_0 和PPC_1 兩個(gè)處理器，它們共享了一部分外設(shè)，共享的外設(shè)需要設(shè)置共享通道。各處理器也可獨(dú)占部分外設(shè)， PPC_0 通過(guò)總線(xiàn)橋控制外設(shè)DIP Swiches，PPC_1 控制外設(shè)LED_4Bits，可以驗(yàn)證各處理器的工作狀態(tài)，為了保存程序，為兩個(gè)處理器分別設(shè)置了獨(dú)占的Boot BRAM及中斷控制器和復(fù)位控制器。2 個(gè)PowerPC 共享JTAG,都能通過(guò)串口進(jìn)行輸出。

系統(tǒng)設(shè)計(jì)流程如下：
（1） 利用XPS 生成單核系統(tǒng)系統(tǒng)參數(shù)設(shè)置如下：
①System clock：頻率100 M，無(wú)緩存。
②RS232：波特率115200，8 位，無(wú)中斷。
③DDRAM：片內(nèi)存儲(chǔ)器512MB，無(wú)中斷。
④LEDs_4 Bit：無(wú)中斷。

配置好后的總線(xiàn)與端口如圖2 所示。
（2） 添加PPC405_1 及相關(guān)設(shè)置
1） PPC405_1 的設(shè)置
添加新的IP 核PPC405，則PPC405_1 已經(jīng)隨PPC405_0一起添加到了工程中，只不過(guò)還沒(méi)有連上線(xiàn)而已。點(diǎn)擊Businterface，把DPLB 和IPLB 分別連到PLB 總線(xiàn)上。然后點(diǎn)擊-Ports，配置PPC405_1 的端口， （默認(rèn)情況下，有PLBCLK，BRAMDSOCMCLK，BRAMISOCMCLK 這三個(gè)端口看不到，需要點(diǎn)擊Connection Filters 才會(huì)看到） 增加一個(gè)Reset 的IP 模塊，選擇Reset Control->Processor System Reset Module，會(huì)生產(chǎn)一個(gè)proc_sys_reset_0 模塊。配置IP 屬性中External ResetActive High 的值為0。為了方便驗(yàn)證兩個(gè)核是否正常工作，用UART 為PPC405_0 顯示運(yùn)行信息，用LED 為PPC405_1 顯示運(yùn)行信息，所以增加一個(gè)Opb_gpio 核，屬性為位寬4 bit，設(shè)置Channel 1 為Bi-directional， Channel 1 的Input Only 設(shè)置為FALSE。

2） jtagppc_cntlr 核的配置
BEGIN jtagppc_cntlr
PARAMETER INSTANCE = jtagppc_0
PARAMETER HW_VER = 2.00.a
BUS_INTERFACE JTAGPPC0 = jtagppc_0_0
BUS_INTERFACE JTAGPPC1 = jtagppc_0_1
END
3） 共享BRAM 核的配置
BEGIN bram_block
PARAMETER INSTANCE = share_bram
PARAMETER HW_VER = 1.00.a
BUS_INTERFACE PORTB=share_bram_if_cntlr_1_PORTA
BUS_INTERFACE PORTA = share_bram_if_cntlr_0_
PORTA
END

（3） 配置地址
給外設(shè)和OCM 分配地址，對(duì)于powerpc，ISOCM 必須落在地址的最高端，DSOCM 可以隨意。

2 軟件工程配置

2.1 工程構(gòu)建

（1） 配置軟件平臺(tái)
為PPC405_1 添加應(yīng)用程序是最關(guān)鍵的一步，所以要分別為PPC405_0 和PPC405_1 設(shè)置編譯選項(xiàng)，也就是修改Linkerscript（.ld 文件），一種可行的方法是：把啟動(dòng)代碼和數(shù)據(jù)分別放在兩個(gè)核獨(dú)立的Isbram_if_cntrl 和dsbram_if_ctrl 中，而把stack 和heap 放在公共的bram 中，如Plb_bram_if_ctrl 中。
（2） 添加應(yīng)用工程
添加工程ppc0_test_share 和ppc1_test_share，分別Mark to initialize BRAM，并將軟件工程指定給各自的處理器，所有程序段則放入各自的私有BRAM 中，更新Bitstream 以生成相應(yīng)的全局比特流文件。

為兩個(gè)核設(shè)置software Platform settings，其輸入輸出設(shè)備都配成UART，,然后生成庫(kù)和BSP，編譯應(yīng)用程序，更新bitsream，最后下載bitsream 到FPGA，輸出到超級(jí)終端則能驗(yàn)證雙核配置的正確與否。

2.2 互鎖程序的編寫(xiě)

互鎖程序是在xilinx 自帶的測(cè)試程序基礎(chǔ)上修改而成，主要的修改部分在于添加識(shí)別處理器狀態(tài)的程序，作用在于保證兩個(gè)處理器不會(huì)互相干擾，其中定義了lwarx.PPC and stwcx.PPC 兩個(gè)聲明，并為了讓gcc 編譯器順利編譯，編寫(xiě)如下代碼：
#define lwarx (adr) ({unsigned int rval; \
__asm__ __volatile__ (\
" lwarx %0,0,%1\n" \
: " =r" (rval) :" r" (adr) \
) ;\
rval;\
})
#define stwcx (adr,val) __asm__ __volatile__ (\
" stwcx. %0,0,%1\n" \
: : " r" (val) ," r" (adr) \
)

互鎖程序通過(guò)變量Pr_Lock 的值來(lái)表示串口占用情況，0 表示空閑，1 表示PPC_0 占用，2 表示PPC_1 占用，代碼段如下：
volatile int* Pr_Lock = PR_LOCK_ADDR;
void PRLOCK ()
/* PRLOCK implements a TEST & TEST & SET using the
PPC stwcx and lwarx instructions*/
{
while (1)
{
while (*Pr_Lock ! = 0) ; //等待釋放
if (lwarx (Pr_Lock) ! = 0) continue; //鎖存
stwcx (Pr_Lock,MY_LOCK_VAL) ;
if (*Pr_Lock == MY_LOCK_VAL)
{
sync; // 返回
return;
}
else continue; // 重試
}}
void PRUNLOCK ()
{
// 等待清空
while ( XUartLite_mIsTransmitEmpty
(XPAR_RS232_UART_1_BASEADDR) == XFALSE) ;
sync;
*Pr_Lock = 0;
return;
}

2.3 系統(tǒng)測(cè)試結(jié)果

配置好超級(jí)終端，連接好電纜，下載線(xiàn)，將比特流文件輸出到開(kāi)發(fā)板上。通過(guò)共享的串口輸出，兩個(gè)處理器的運(yùn)行狀態(tài)均可顯示。輸出結(jié)果如圖3 所示。

3 結(jié)語(yǔ)

實(shí)現(xiàn)了在FPGA 開(kāi)發(fā)板上的雙核系統(tǒng)構(gòu)建，充分利用了系統(tǒng)資源，能通過(guò)互鎖程序合理控制共享的外設(shè)，并能共用一個(gè)串口進(jìn)行輸出，克服了調(diào)試不便的難題。設(shè)計(jì)方法簡(jiǎn)單易行，運(yùn)行結(jié)果證明了可靠行，在開(kāi)發(fā)板廠商沒(méi)有提供相關(guān)資料的情況下，該系統(tǒng)為基于FPGA 的雙核嵌入式系統(tǒng)設(shè)計(jì)提供了參考價(jià)值。