由于 FPGA 廠商和商用 EDA 廠商的合作進一步加強，采用通用接口，設計團隊就能夠將 Blue Pearl 軟件套件集成到他們所青睞的工作流程中。既然賽靈思的最新 Vivado 設計套件支持 SDC，那么在不同工具之間溝通設計意圖就變得極其簡單（圖 2）。

除了與賽靈思及其他 FPGA 廠商協作外，Blue Pearl 公司還同Synopsys 開展密切合作。這兩家公司共同研究如何讓綜合工具接受盡可能多的自動生成的 SDC，同時避免設計人員進行任何手動修改。由于 SDC 格式對不同工具的使用差異很小，因此工作團隊快速明確命名方案是順利實現互操作性的一大挑戰。

這里的解決方案是在綜合的第一階段（編譯）后截取映射名稱，在 BluePearl 軟件套件的 SDC 生成工具中使用名稱（見圖 3），并為綜合工具的第二階段（優化）提供適當的 SDC。該方法給 FPGA 設計人員提供了一個最佳解決方案，無需花時間處理格式化問題。

以下給出非優化型約束編寫示例：

set_false_path -from

[get_cells

{i_tv80_core.SP[*]}] -to

[get_cells

{i_tv80_core.i_reg.RegsL}]

優化后則為：

set_false_path -from

[get_cells

{i_tv80_core.SP[*]}] -to

[get_cells

{i_tv80_core.i_reg.RegsL_2[7:0]}]

能取得哪些實際的效果？

Blue Pearl 軟件套件能實現一些任務的自動化， 設計人員對其結果質量(QoR) 很滿意。表 1 顯示了用 Blue Pearl 軟件套件自動生成 SDC，能將示例設計的 QoR 提升 20%，該示例采用多個 IP 核，其中包括 Verilog 的R1200 和 VHDL 的 AES 加密。

運行 1 未采用 Blue Pearl 軟件，結果沒有實現時序收斂。設計人員用RTL 設計或工具約束進行迭代以滿足60MHz 的要求很容易就要花上好幾個星期的時間。在運行 2 中，Blue Pearl軟件套件幾分鐘就能生成 SDC，而自動生成的SDC 足以指導下游工具滿足時序要求。

顯然，對 FPGA 設計人員來說，降低壓力、簡化工作的一個好辦法就是跟別人一樣添加 RTL 分析、SDC 生成和綜合向導工具。