密碼學是保障信息安全的核心技術，應用涉及軍事、國防、商貿及人們日常生活的各個方面。2001 年美國標準技術研究所決定用AES 算法逐漸取代日益不安全的56 bit 密鑰長度的 數據加密標準（DES）算法。AES算法是迭代分組密碼算法，分組長度為128 bit，而密鑰長度可為128 bit、192 bit、256 bit，其對應不同的密鑰長度相應的迭代循環次數為10輪、12輪、14 輪。現實現的是128 bit 的AES算法[1-2]。

一種AES 算法實現是采用輪展開的流水線結構[3]，吞吐量很大可達到10 Gb/s 量級，但消耗大量的邏輯面積。考慮在資源少的FPGA 上實現AES 算法，能滿足低端應用的加、解密速度一般不超過100 Mb/s 的需求。現設計采用順序結構[3]，多輪加密共用一個輪運算結構，加密模塊和解密模塊共用一個密鑰擴展模塊，能保持較高加解密速率，同時節省了邏輯面積，在50 MHz 時鐘下加解密速率可達530 Mb/s。

1 AES 算法描述

AES 算法中的字節表示為有限域上的元素，并在有限域上定義加法和乘法兩種運算，運算的基本單位是字節和雙字（4 個字節）。AES 算法將128 位的中間結果和密鑰都分成16 個字節，構成4×4 以字節為元素的狀態矩陣，AES在加解密過程中就是以狀態矩陣為操作對象的。加密算法中每一次輪操作都由字節替換、行移位、列混淆和輪密鑰加這四個函數組成，最后一次輪操作不含列混淆操作。

2 在FPGA 上實現AES 算法

2.1 頂層結構圖

該設計的頂層結構圖如圖1 所示，由控制模塊、加密模塊、解密模塊、密鑰擴展模塊、隨機存儲器（RAM）和FIFO組成。接口采用16 位并行數據總線結構。加密數據流向為：明文數據通過數據總線寫入16 位入128 位出的FIFO 緩存；由控制模塊啟動AES 加密模塊進行一次加密運算；運算完成輸出128bit 密文存入128 位入16 位出的FIFO 中。解密過程與之相同。加密模塊和解密模塊完全獨立，保證模塊能同時進行加密和解密運算，以滿足快速雙向保密通信的需求。

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2.2 加解密部分設計

2.2.1 加密模塊
由于輸入8 次16 位數據才能提供一個128 bit 明文，這一過程至少需要8 個時鐘，因此采用邏輯面積較大的多輪展開流水線結構方式意義不大。該設計采用多輪運算復用一個輪操作結構的順序方式，設計原理圖如圖2 所示。

輪運算包括輪密鑰加、字節替換、行移位和列混淆4 個部分。其中，輪密鑰加只是輪數據與輪密鑰進行異或運算，結構比較簡單；行移位也只是簡單的邏輯連線，幾乎不產生時延并且幾乎不耗邏輯資源。

字節替換如果采用模乘求逆運算[4]實現，則邏輯延時較長，速度較慢。為加快速度，采用時延小的基于只讀存儲器（ROM）查找方式的S 盒結構，即輸入8bit 數據作為地址而相應數據輸出則為字節替換后的8 bit 數據。S 盒結構若采用基于塊存儲的查找表（LUT）來實現，一個輪運算中16 個S 盒將占用16×128 個LUT，占用邏輯資源較大。可采用FPGA 內部集成的塊 RAM 來實現S 盒。

列混淆是系數在有限域上的四次多項式矩陣乘法，輸入列向量(X0, X1, X2, X3)，輸出列向量(Y0, Y1, Y2, Y3)，加密過程是在上乘以01、02、03、01，解密過程是乘以09、0E、0B、0D。為了優化用FPGA 邏輯實現，采用一個xtime 函數來實現上的乘02 運算，對輸入的一個字節b 做以下變換[5]：xtime = { b[6:0], 1'b0 } ^ ( 8'h1b &{ 8{ b[7]} } )。則列混淆在上所有矩陣乘法就可以通過分解成有限個xtime 運算和異或運算來實現。

輪密鑰加、行移位和列混淆三步運算實現的邏輯資源較少并且邏輯時延較小，可以合并在一個寄存器傳輸層間實現。