1 引言

隨著現(xiàn)場(chǎng)可編程門(mén)陣列( FPGA) 芯片在商業(yè)、軍事、航空航天等領(lǐng)域越來(lái)越廣泛的應(yīng)用, 其可靠性和可測(cè)試性也顯得尤為重要。對(duì)設(shè)計(jì)人員來(lái)說(shuō),FPGA 的使用相當(dāng)靈活。然而, 正是這種應(yīng)用的不確定性和重復(fù)可編程性, 增加了芯片測(cè)試的難度。目前, 已有較多工作集中于基于SRAM 結(jié)構(gòu)的FPGA 測(cè)試方法研究[ 1-7] 。其核心問(wèn)題是建立什么樣的測(cè)試模型, 以及施加什么樣的測(cè)試激勵(lì), 使故障激活, 同時(shí), 還能在可及端測(cè)量出來(lái)。因此, 還要確定在什么地方施加激勵(lì), 在什么地方進(jìn)行測(cè)量。

根據(jù)需求, FPGA 的測(cè)試大體可分為面向制造的測(cè)試過(guò)程( MT P) 和面向應(yīng)用的測(cè)試過(guò)程( AT P)兩類。MT P 主要是從制造商的角度來(lái)測(cè)試, 測(cè)試成本主要體現(xiàn)在測(cè)試向量集長(zhǎng)度所決定的測(cè)試時(shí)間的費(fèi)用上。MTP 主要針對(duì)可編程邏輯塊( CLB) 、輸入輸出單元( IOB ) 、可編程連線( PI ) 及編程用的SRAM 等進(jìn)行測(cè)試。AT P 是在應(yīng)用級(jí)上的測(cè)試,也就是把FPGA 配置為特定的功能進(jìn)行測(cè)試, 具有很強(qiáng)的針對(duì)性, 測(cè)試過(guò)程相對(duì)簡(jiǎn)單。但是, 不管是MTP 還是AT P, 都至少有一個(gè){ 測(cè)試配置( TC) , 向量實(shí)施( TS) } 的過(guò)程[ 6] 。完整的測(cè)試通常需要反復(fù)進(jìn)行配置和測(cè)試。一般來(lái)說(shuō), 編程比較費(fèi)時(shí)且編程后的配置速度較低。因此, FPGA 測(cè)試的關(guān)鍵在于如何在保證故障覆蓋率的前提下, 用最少的編程次數(shù), 將FPGA 低速在線配置和高速測(cè)試有機(jī)地結(jié)合起來(lái), 從而實(shí)現(xiàn)完整的測(cè)試。

本文介紹一種基于SRAM 結(jié)構(gòu)FPGA 邏輯資源的測(cè)試編程方法, 并以Xilinx 公司的XC4000 系列[ 8] 為例, 在BC3192V50 數(shù)模混合集成電路測(cè)試系統(tǒng)上, 通過(guò)從串模式, 實(shí)現(xiàn)數(shù)據(jù)的配置和測(cè)試。

2 基于SRAM 結(jié)構(gòu)的FPGA

從編程原理來(lái)說(shuō), FPGA 主要有基于反熔絲( arrtifuse) 結(jié)構(gòu)和基于SRAM 結(jié)構(gòu)兩大類。XC4000 系列是基于SRAM 結(jié)構(gòu)的, 其邏輯功能的配置基于內(nèi)部陣列分布的SRAM 結(jié)構(gòu), 即通過(guò)對(duì)這些SRAM 進(jìn)行不同的加電配置, 確定各個(gè)部分的邏輯功能; 也可通過(guò)加載不同的配置數(shù)據(jù), 實(shí)現(xiàn)邏輯功能的不斷更新和反復(fù)改寫(xiě)。實(shí)際上, 就是由加載于SRAM 上的配置數(shù)據(jù)決定和控制各個(gè)CLB、IOB 和PI 等的邏輯功能和相互之間的連接關(guān)系。基于SRAM 結(jié)構(gòu)FPGA 的另一個(gè)重要特征, 在所謂的邏輯單元陣列( LCA) 結(jié)構(gòu)。正是這個(gè)LCA 分布結(jié)構(gòu), 使之具備門(mén)陣列和可編程器件的雙重特征。LCA 像一個(gè)門(mén)陣列, 通過(guò)內(nèi)部可編程連線, 把可編程邏輯塊按設(shè)計(jì)的要求連接起來(lái), 實(shí)現(xiàn)陣列中的邏輯功能。

另外, 由于采用了先進(jìn)的半導(dǎo)體工藝和改進(jìn)的結(jié)構(gòu), XC4000E 系列能夠支持高達(dá)80 MHz 的系統(tǒng)時(shí)鐘頻率和超過(guò)150MHz 的內(nèi)部性能。

3 測(cè)試編程

通過(guò)編程, 將每一行的CLB 連接起來(lái), 形成一個(gè)一維陣列[ 1-2] ; 再將每個(gè)陣列作為整體進(jìn)行測(cè)試,如圖1 所示。

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故障模型采用多CLB 混合故障模型, 即一個(gè)FPGA 中可有多個(gè)邏輯單元發(fā)生故障, 而邏輯單元內(nèi)的故障對(duì)不同的電路采用不同的故障模型。對(duì)于查找表結(jié)構(gòu), 假定其可有固定為"0"或"1"的固定故障; 而對(duì)于多路選擇器和觸發(fā)器, 則假定可發(fā)生各種功能故障[ 4-5] 。

每個(gè)陣列中的CLB 都按圖1 所示的連接方式進(jìn)行編程, 前一個(gè)CLB 的輸出信號(hào)作為后一個(gè)CLB 的輸入信號(hào), 只有左右兩端的CLB 與IOB 相連。所有CLB 都設(shè)計(jì)編程為相同的電路結(jié)構(gòu), 既是被測(cè)電路( CUT) , 也是故障傳遞電路( CFT) 。CLB 中的兩個(gè)查找表G 和F, 均設(shè)計(jì)為具有一個(gè)故障激活端( T) 、兩個(gè)故障傳遞端( Yn 和Xn) 和一個(gè)故障傳遞方式選擇端
( SEL) 的四輸入邏輯結(jié)構(gòu), 且使用相同的T 輸入和SEL 輸入。查找表F 的兩個(gè)輸入端( Yn 和Xn) 與此CLB 內(nèi)兩個(gè)觸發(fā)器的輸出端( QYn 和QXn) 相連, 用于檢測(cè)和傳遞觸發(fā)器的故障信號(hào)。查找表G 和F 的兩個(gè)輸出信號(hào)( Yn 和Xn) 作為下一個(gè)CLB 中查找表G 的輸入信號(hào)( Yn+ 1 和Xn+ 1) 。

故障傳遞電路采用基于與門(mén)和或門(mén)的電路形式[ 4 ] 。用SEL 輸入控制是或門(mén)傳輸還是與門(mén)傳輸。此時(shí), 如果有一個(gè)或多個(gè)CLB 的輸入輸出端有正常為1( 0) 、錯(cuò)誤為0( 1) 的故障信息, 其輸出端總能觀察到故障信息0( 1) 。

對(duì)所有陣列并行地進(jìn)行測(cè)試, 可以減少測(cè)試時(shí)間和所需要的IOB。同時(shí), 因?yàn)樗蠧LB 都是同樣的編程結(jié)構(gòu), 因此, 可共用時(shí)鐘和垂直輸入, 不同陣列的輸入也可共用, 從而進(jìn)一步減少了所需的IOB[ 1-2] 。

但是, 由于編程后的陣列是一個(gè)時(shí)序陣列, 故一定程度上增加了測(cè)試此陣列所需要的時(shí)間。另一方面, 由于每個(gè)CLB 在被測(cè)試的同時(shí), 還要用來(lái)傳遞故障信息, 因此, 測(cè)試精度相對(duì)單獨(dú)用一行CLB 來(lái)傳遞故障信息的方法[ 3-5] 有所降低。