以基于賽靈思 FPGA 的硬件加速技術打造高速系統

因該領域仍在發展并且標準尚未固定，因此成本主要取決于一次性工程費用。所以，FPGA 技術能實現最高價值。我們的系統基于 Mi s s i n g L i n k Electronics (MLE) 公司的“軟”硬件平臺，其 FPGA 靈活的 I/O 能夠連接各種傳感器和執行器。該平臺采用可編程邏輯實現片上系統，以 MicroBlaze ? CPU或 PowerPC? CPU 作為其核心。 CPU 為操作系統與用戶空間應用軟件運行 MLE Linux 軟件棧。由于采用 MicroBlaze 或PowerPC 作為主 CPU，當運行嵌入式Linux 操作系統外加強大加密功能時該系統顯然無法提供所需要的計算性能。況且也無法改變物理硬件。為了實現系統加速，我們使用可編程系統把計算從軟件域轉移到硬件側。

協處理硬件可編程系統基本上是一個或幾個CPU（運行操作系統與應用軟件）的組合，外加一個 FPGA。FPGA 在其中用作靈活的接口“適配器”及協處理硬件。我們可以在單獨輔助芯片上實現可編程系統，或者將全部都集成到單個的器件上。我們可以根據 FPGA 器件和 CPU 之間的通信方式，采用不同方法調節系統性能和功能。

其中一種方法就是添加對等處理器，通過內存映射狀態和控制寄存器與 CPU實現同步。因為通過同一系統總線運行所
有通信會很快降低性能，因此我們實際上希望把 CPU 數據流與對等處理器分開。而采用賽靈思 Central DMA 或多端口儲存器控制器 (MPMC) 等片上系統組件能夠輕松滿足上述愿望。

另外，也可以增加一個協處理器，這種情況下能通過增加自定義指令（也叫編譯功能）有效地擴展 CPU 的指令集。例
如，它適合浮點單元，而且賽靈思結構協處理器模塊 (FCM) 技術能輕松支持上述功能。此處的優勢是在 CPU 和協處理器之間使用一條從內存到系統總線的專用通信通道。對于 PowerPC，其為輔助處理單元 (APU)，而對于 MicroBlaze，則是快速單工鏈路 (FSL)。

圖 1 — 在采用 Valgrind 工具的 SCP 傳輸中，AES 加密占用三分之二的計算任務。

AES：黃金標準

但是沒有重大的系統重新設計，又該如何真正加速加密？

對于加密，高級加密標準 (AES) 是一個事實標準。

采用 AES 加密時，無法通過定義減少計算任務，從而使嵌入式系統很快達到性能極限。如圖 1 所示，其中顯示用Valgrind 分析工具、通過 SCP（SSH 會話）進行的文件傳輸的分析結果。此時AES 加密占用三分之二計算任務。
AES-128采用秘鑰和 128 位塊大小，使用許多并發 8 字節運算。AES 屬于分組密碼，基于按 4x4 字節陣列組織的固定分組大小運算。我們曾經采用 128位分組大小，它能抵擋所有已知攻擊，安全性甚至強于 192 位和 256 位版本。
采用 128 位 AES 時，執行加密與解密需要 12 個回合，每個回合需要幾步運算。第一項任務是通過所謂的密匙擴展過程從密鑰中算出回合金鑰。每個回合都采用純文本自身的回合密匙執行純文本的逐位異或運算。然后進行字節代替、行位移和列混合運算，并再次執行回合金鑰的異或運算。

最后一個回合稍有不同，因為其中省略了一些步驟。加密過程采用所謂的S 盒（其提供非線性）執行替代。我們可以把它安置到一個 16×16×8 位矩陣中，從而能夠適應常見的賽靈思 BRAM原語。多個 S 盒實例可以加速 IP 核并在適當的位置為內核提供所需數據，而無需等待對主存儲器的長時間總線存取。解密過程大同小異，其采用相同密鑰，但方向相反，并且使用不同 S 盒。

快 12 倍

在加密和解密中，大部分運算按行或列執行，剩下四項運算并行計算 —而硬件對此任務得心應手。這樣就能夠通過不同來源實現 AES 硬件的各個部分。為了加速系統，我們從龐大、快速增長的 OpenCores.org 資源庫（ ,avs_aes ）獲取AES 內核。

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