近年來，高級綜合工具已成為在設計方案中使用或希望使用FPGA的工程師的必殺技。這種工具以應用的高級表示法（比如用C語言或MATLAB的M語言編寫的表示法）為輸入，并生成面向FPGA的硬件實現的寄存器傳輸級HDL描述。

高級綜合工具 (HLST) 對兩種類型的潛在用戶非常有用，一是正在實現高強度數字信號處理 (DSP) 應用的FPGA用戶，二是正在實現高強度數字信號處理(DSP)應用的高性能DSP處理器用戶。這是因為信號處理工作負載非常繁重，通常需要較高的數據速率和高級并行處理能力，這種需求往往適合采用HLST的FPGA來實現。

對目前的FPGA用戶來說，HLST工具有望簡化并加速設計進程。而對目前的DSP處理器用戶而言，HLST則提供了一種獨特而相當富有吸引力的作用，無需編寫RTL代碼就能移植到更強大的處理引擎FPGA上。因此，何樂而不為呢？

關鍵問題在于，過去的高級綜合工具都不能生成高效的RTL代碼（就資源使用率而言）。大多數工程師都不愿犧牲手編的RTL代碼的性能和效率，因此這種工具未能贏得較大市場份額。不過，最近出現的一些新鮮事例顯示，面向賽靈思FPGA的新型HLST工具效率和易用性都非常高。在這種自相矛盾的情況下，潛在用戶如何評判高級綜合工具到底是否值得考慮一下呢？

為了回答這一問題， 獨立基準測試與分析公司BDTI于2009年制定了BDTI高級綜合工具認證計劃。我們的目標是針對FPGA的HLST提供客觀可信的數據與分析，確保潛在用戶能快速了解其在高強度信號處理應用中的功能及局限性。評估時，我們是站在沒有FPGA開發經驗但卻具有豐富DSP軟件開發經驗的工程師角度，這也反映了大量潛在受益于HLST的處理器用戶的實際情況。

最初進行評估的兩個HLST程序是Synfora的PICO和AutoESL的AutoPilot。2010年初，我們發布了首次評估測試計劃的結果，其中的一些結果讓許多FPGA和DSP處理器用戶都感到吃驚。

采用HLST實現應用

我們采用HLST實現測試應用的步驟先是對所需功能進行高級語言描述，高級綜合工具由此生成RTL 實現。隨后賽靈思的RTL工具（集成綜合環境(ISE)和嵌入式開發套件 (EDK) )將RTL實現轉化為比特流形式的完整FPGA實現，用于對帶有I/O和存儲器的特定硬件平臺上的特定賽靈思FPGA進行編程。

在本案例中，我們使用的平臺為賽靈思的XtremeDSPTM視頻入門套件——Spartan?-3A DSP版本，這是一款基于
Spartan-3A DSP FPGA的目標設計平臺。

我們本可以評估僅限于高級綜合工具，忽略設計流程中的“RTL到比特流”部分的評估。不過我們認為，潛在用戶應該了解從高級應用描述轉變到FPGA實現的整個流程情況，這項工作需要RTL工具以及高級綜合工具。因此，我們對整個實現流程進行評估，不光是“C到RTL”部分，還包含賽靈思RTL工具鏈。

在任何硬件目標上實現應用的第一步通常都是重建初始C代碼。我們所說的“重建”是指重新編寫初始的C代碼（初始的代碼主要是為了讓代碼變得更清晰，便于了解，而不是出于性能考慮），將其轉變為更適合于目標處理引擎的格式。比方說，在DSP處理器上，我們或許應當重新安排應用的控制流程，確保中間數據始終適應高速緩存要求。就面向FPGA的高級綜合工具而言，重建通常要提供應用表示法，確保工具能提取潛在的并行性，從而優化流水線實現。

一般而言， 高級綜合工具都不能自動進行重建，而是需要手工重建。事實上，設計人員可以不借助高級綜合工具來進行重建。比方說，在我們的評估中，我們用Microsoft Visual Studio重建并驗證C代碼。相對于重建和語言翻譯作為統一步驟出現的手編RTL代碼而言，完全用C語言進行重建相對比較簡單，出錯的可能性也少，這是高級綜合工具的一大優勢。

重建高級代碼后，用戶讓HLST綜合生成RTL HDL代碼形式指定功能的硬件實現。賽靈思的RTL工具（ISE和EDK）采用HLST生成的RTL代碼，執行綜合和布局布線任務，并報告實現的資源利用率，以及通知用戶各種時序問題。

BDTI的工具認證計劃

BDTI制定高級綜合工具認證計劃的目標就是進行兩大關鍵點對比，以滿足兩類潛在HLST用戶需求。首先，我們希望比較基于HLST的FPGA應用實現和基于手編RTL代碼實現的效率，這一信息對目前正在考慮是否要采用HLST加速開發時間的FPGA用戶而言至關重要（就資源使用率而言）。其次，我們希望對用面向FPGA的HLST與用DSP處理器及相關軟件開發工具實行同一工作負載時的性能與難度比較。這一對比使DSP處理器用戶能估算出將技術移植到FPGA設計方案上的難度有多大。