芯片對功耗的苛刻要求源于產品對功耗的要求。集成電路的迅速發展以及人們對消費類電子產品——特別是便攜式（移動）電子產品——的需求日新月異，使得設計者對電池供電的系統已不能只考慮優化速度和面積，而必須注意越來越重要的第三個方面——功耗，這樣才能延長電池的壽命和電子產品的運行時間。很多設計抉擇可以影響系統的功耗，包括從器件選擇到基于使用頻率的狀態機值的選擇等。

1 FPGA功耗的基本概念

（1） 功耗的組成
功耗一般由兩部分組成：靜態功耗和動態功耗。靜態功耗主要是晶體管的漏電流引起，由源極到漏極的漏電流以及柵極到襯底的漏電流組成；動態功耗主要由電容充放電引起，其主要的影響參數是電壓、節點電容和工作頻率，可以用式（1）表示[1]。

（2） 靜態功耗
靜態功耗主要是由漏電流引起。漏電流是芯片上電時，無論處于工作狀態還是處于靜止狀態，都一直存在的電流，來源于晶體管的三個極，如圖1所示。它分為兩部分，一部分來自源極到漏極的泄漏電流ISD，另一部分來自柵極到襯底的泄漏電流IG。漏電流與晶體管的溝道長度和柵氧化物的厚度成反比[2]。

圖1 靜態功耗的組成

源極到漏極的泄漏電流是泄漏的主要原因。MOS管在關斷的時候，溝道阻抗非常大，但是只要芯片供電就必然會存在從源極到漏極的泄漏電流。隨著半導體工藝更加先進，晶體管尺寸不斷減小，溝道長度也逐漸減小，使得溝道阻抗變小，從而泄漏電流變得越來越大，而且源極到漏極的漏電流隨溫度增加呈指數增長。

（3） 動態功耗
動態功耗主要由電容充放電引起，它與3個參數有關：節點電容、工作頻率和內核電壓，它們與功耗成正比例關系。如式（1）所示，節點電容越大，工作頻率越高，內核電壓越大，其動態功耗也就越高。而在FPGA中動態功耗主要體現為存儲器、內部邏輯、時鐘、I/O消耗的功耗。在一般的設計中，動態功耗占據了整個系統功耗的90%以上，所以降低動態功耗是降低整個系統功耗的關鍵因素。

（4） 降低功耗帶來的好處
① 低功耗的器件可以實現更低成本的電源供電系統。另外，更簡單的電源系統意味著更少的元件和更小的PCB面積，同樣可以降低成本[3]。

② 更低的功耗引起的結溫更小，因此可以防止熱失控，可以少用或不用散熱器，如散熱風扇、散熱片等。

③ 降低功耗可以降低結溫，而結溫的降低可以提高系統的可靠性。另外，較小的風扇或不使用風扇可以降低EMI[3]。

④ 延長器件的使用壽命。器件的工作溫度每降低10 ℃，使用壽命延長1倍。

所以對于FPGA而言，降低功耗的根本在于直接提高了整個系統的性能和質量，并減小了體積，降低了成本，對產品有著非常大的促進作用。

（5） 如何降低FPGA功耗
FPGA主要的功耗是由靜態功耗和動態功耗組成，降低FPGA的功耗就是降低靜態功耗和動態功耗。

靜態功耗除了與工藝有關外，與溫度也有很大的關系。一方面需要半導體公司采用先進的低功耗工藝來設計芯片，降低泄漏電流（即選擇低功耗的器件）；另一方面可以通過降低溫度、結構化的設計來降低靜態功耗。

FPGA動態功耗主要體現為存儲器、內部邏輯、時鐘、I/O消耗的功耗。
① 選擇適當的 I/O標準可以節省功耗。I/O功耗主要來自器件輸出引腳連接的外部負載電容、阻抗模式輸出驅動電路以及外部匹配網絡的充放電電流?？蛇x擇較低的驅動強度或較低的電壓標準。當系統速度要求使用高功率 I/O標準時，可設置缺省狀態以降低功耗。有的I/O標準需要使用上拉電阻才能正常工作，因此如果該 I/O的缺省狀態為高電平而不是低電平，就可以節省通過該終結電阻的直流功耗。

② 當總線上的數據與寄存器相關時，經常使用片選或時鐘使能邏輯來控制寄存器的使能，盡早對該邏輯進行“數據使能”，以阻止數據總線與時鐘使能寄存器組合邏輯之間不必要的轉換。另一種選擇是在電路板上，而不是芯片上，進行這種“數據使能”，以盡可能減小處理器時鐘周期。也就是使用 CPLD從處理器卸載簡單任務，以便使其更長時間地處于待機模式[4]。