Zynq SoC架構(gòu)的主要優(yōu)勢(shì)之一就是能夠通過(guò)在器件的可編程邏輯內(nèi)構(gòu)建外設(shè)來(lái)加快處理速度。

這是Adam Taylor 計(jì)劃編寫(xiě)的Zynq-7000 All Programmable SoC實(shí)際操作教程系列的第三部分。前兩部分教程分別刊登在《賽靈思中國(guó)通訊》第47期和48期。Adam 經(jīng)常為《賽靈思中國(guó)通訊》撰稿，同時(shí)他還為All Programmable 星球社區(qū)撰寫(xiě)博客 （ ）。

賽靈思 Zynq?- 7000 All Programmable SoC真正的重要優(yōu)勢(shì)之一就是能夠通過(guò)在可編程邏輯（PL）側(cè)構(gòu)建外設(shè)來(lái)提高器件處理系統(tǒng)（PS）側(cè)的性能。最初您可能會(huì)認(rèn)為這將是一項(xiàng)比較復(fù)雜的工作，但是，創(chuàng)建自己的外設(shè)其實(shí)很簡(jiǎn)單。

如果您試圖提高PS的性能或者使用PS來(lái)控制PL側(cè)的設(shè)計(jì)行為，那么在PL內(nèi)添加外設(shè)會(huì)起到很大的幫助。例如，PS可能會(huì)使用一系列存儲(chǔ)器映射寄存器來(lái)控制PL內(nèi)的設(shè)計(jì)運(yùn)行或選項(xiàng)。

我們選擇一種簡(jiǎn)單模塊作為設(shè)計(jì)實(shí)例，該模塊用于打開(kāi)和關(guān)閉ZedBoard上的存儲(chǔ)器映射LED。我們將使用賽靈思PlanAhead?、XPS和軟件開(kāi)發(fā)套件（SDK）工具分三步來(lái)創(chuàng)建該模塊。

1. 在嵌入式開(kāi)發(fā)套件（EDK）環(huán)境中創(chuàng)建模塊。

2. 為模塊編寫(xiě)VHDL程序并構(gòu)建系統(tǒng)。

3. 編寫(xiě)使用最新定制模塊的軟件。

在EDK中創(chuàng)建模塊

要?jiǎng)?chuàng)建自己的外設(shè)，首先需要從包含Zynq SoC設(shè)計(jì)的PlanAhead項(xiàng)目中打開(kāi)Xilinx Platform Studio （XPS） ，并選擇菜單選項(xiàng)中的“hardware-》create or import peripheral” 。

對(duì)我們的實(shí)例模塊而言，ZedBoard上的7個(gè)LED應(yīng)展示出walking display的效果，除了最重要的那個(gè)LED必須在軟件應(yīng)用控制下點(diǎn)亮以外，其他都可以依次相繼點(diǎn)亮。盡管這并不是最棒的定制模塊應(yīng)用，但對(duì)于流程演示 而言是一種非常有用且簡(jiǎn)單的實(shí)例。一旦掌握了這個(gè)流程，您將掌握實(shí)現(xiàn)更復(fù)雜模塊所需的全部知識(shí)。

創(chuàng)建外設(shè)時(shí)只需相繼打開(kāi)10個(gè)簡(jiǎn)單窗口并選擇所需的選項(xiàng)。

前兩個(gè)截屏（如圖1所示）詢問(wèn)是否需要?jiǎng)?chuàng)建外設(shè)或?qū)氍F(xiàn)有的外設(shè)，如果是，需要將其關(guān)聯(lián)到哪個(gè)項(xiàng)目。下一步，您可在第三個(gè)截屏中對(duì)模塊進(jìn)行命名并高效地定義版本和修訂版本。（注意：可利用外設(shè)流程底部的選項(xiàng)通過(guò)回讀*.cip文件來(lái)重新定制已創(chuàng)建的模塊。）

選定模塊名稱(chēng)后，接下來(lái)要選擇所需AXI總線類(lèi)型，如圖2所示。我們的實(shí)例設(shè)計(jì)需要的是一種簡(jiǎn)單的存儲(chǔ)器映射控制寄存器型接口，因此我們選擇了最上面的AXI4-Lite選項(xiàng)。（如需了解有關(guān)不同AXI總線類(lèi)型的更多信息，敬請(qǐng)?jiān)L問(wèn)： mentation/white_papers/wp379_AXI 4_Plug_and_Play_IP.pdf ）。在這個(gè)步驟中將創(chuàng)建眾多簡(jiǎn)單寄存器。我們可利用處理系統(tǒng)通過(guò)AXI總線對(duì)寄存器進(jìn)行讀/寫(xiě)操作。

這些寄存器位于Zynq SoC上的可編程邏輯架構(gòu)中，因此也能通過(guò)用于創(chuàng)建外設(shè)功能的用戶邏輯應(yīng)用來(lái)訪問(wèn)。

接下來(lái)的六個(gè)截屏為您提供相應(yīng)選項(xiàng)，以便對(duì)AXI的主配置或從配置以及您將用于控制用戶邏輯和支持文件的寄存器的數(shù)量進(jìn)行定制。本例中我們僅使用一 個(gè)寄存器，并將其用作AXI-Lite的從配置。簡(jiǎn)化系統(tǒng)開(kāi)發(fā)的最重要方法是選擇外設(shè)實(shí)現(xiàn)支持標(biāo)簽上的“generate template driver files”選項(xiàng)。這樣就能提供一系列有助于所創(chuàng)外設(shè)內(nèi)部通信的源文件和頭文件。

最后一步，XPS會(huì)生成一系列有助于創(chuàng)建和使用新外設(shè)的文件：

? 以您的外設(shè)命名的頂層VHDL文件

? 可在其中創(chuàng)建用戶邏輯的VHDL文件

? 微處理器外設(shè)描述文件：用于定義連接模塊的接口，以便將模塊與XPS配合使用

? CIP文件：必要時(shí)可對(duì)外設(shè)進(jìn)行重新定制

? 針對(duì)SDK的驅(qū)動(dòng)程序源文件

? 針對(duì)SDK的實(shí)例源文件

? 微處理器驅(qū)動(dòng)程序定義文件：詳細(xì)描述外設(shè)所需的驅(qū)動(dòng)程序

這些文件將在PlanAhead源目錄（即本例中的zed_blog.srcs\ sources_1\edk\proc_subsystem）下創(chuàng)建。

源目錄的子目錄是包含XPS和PlanAhead所需文件（在與外設(shè)同名的目錄下）的Pcores目錄以及包含SDK所需文件的驅(qū)動(dòng)程序目錄。

創(chuàng)建RTL

在Pcores目錄中您可以看到兩個(gè)文件，其中一個(gè)與您所創(chuàng)建的組件同名（本例中為led_if.vhd），另一個(gè)文件名為

user_logic.vhd。您可在user_logic.vhd這個(gè)文件中進(jìn)行設(shè)計(jì)創(chuàng)建。同時(shí)您將會(huì)發(fā)現(xiàn)向?qū)б呀?jīng)幫您生成了用于通過(guò)AXI總線在此文 件中進(jìn)行通信所需的寄存器和接口。此外，您可在led_if.vhd文件進(jìn)行用戶邏輯模塊實(shí)例化。因此，對(duì)user_logic.vhd實(shí)體所做的任何修 改都必須傳送到端口映射中。如果要求使用外部端口（例如我們的設(shè)計(jì)實(shí)例就需要外部端口來(lái)點(diǎn)亮LED），還必須傳送對(duì)led_if.vhd實(shí)體所做的修改。

邏輯設(shè)計(jì)創(chuàng)建完成后，您可能希望對(duì)邏輯進(jìn)行仿真以確保達(dá)到預(yù)期效果。在Pcores/devl/bfmsim目錄下為您提供了總線功能模型。