二值圖像 FPGA腐蝕算法解析

1 背景知識

二值圖像（Binary Image）是指將圖像上的每一個像素只有兩種可能的取值或灰度等級狀態，人們經常用黑白、B&W、單色圖像表示二值圖像。二值圖像是指在圖像中，灰度等級只有兩種，也就是說，圖像中的任何像素不是0就是1，再無其他過渡的灰度值。
腐蝕和膨脹是形態學處理的基礎，許多形態學算法都是以這兩種操作作為基礎的。

圖1 使用腐蝕去除圖像中的部件

圖1 a一幅大小為486x486的連線模板二值圖像，圖1b~d分別使用11x11,15X15和45X45的模板進行腐蝕。我們從這個例子看到，腐蝕縮小或細化了二值圖像中的物體。事實上，我們可以將腐蝕看成是形態學濾波操作，這種操作將小于模板的圖像細節從圖像中濾除。

2 腐蝕算法

使用白色腐蝕：

圖2 腐蝕演示

在二值圖像的腐蝕算法過程中我們使用二值圖像3x3圖像矩陣，由圖2可知，當九個格子中不全為‘0’或者‘1’時，經過腐蝕算法后九個格子的值最終都會變成‘1’；如果九個全是‘1’或者‘0’時，那么最終的結果九個全是‘1’或者‘0’。

3 FPGA腐蝕算法實現

圖3 二值圖像腐蝕FPGA模塊架構

圖3中我們使用串口傳圖，傳入的是二值圖像。

　　FPGA源碼：

　　Module name： binary_image_etch.v

　　Description： binary image etch

　　`timescale 1ns/1ps

　　module binary_image_etch（

　　input clk， //pixel clk

　　input rst_n，

　　input hs_in，

　　input vs_in，

　　input ［15:0］ data_in，

　　input data_in_en，

　　output hs_out，

　　output vs_out，

　　output reg ［15:0］ data_out，

　　output data_out_en

　　）;

　　wire ［15:0］ line0;

　　wire ［15:0］ line1;

　　wire ［15:0］ line2;

　　reg ［15:0］ line0_data0;

　　reg ［15:0］ line0_data1;

　　reg ［15:0］ line0_data2;

　　reg ［15:0］ line1_data0;

　　reg ［15:0］ line1_data1;

　　reg ［15:0］ line1_data2;

　　reg ［15:0］ line2_data0;

　　reg ［15:0］ line2_data1;

　　reg ［15:0］ line2_data2;

　　reg data_out_en0;

　　reg data_out_en1;

　　reg data_out_en2;

　　reg hs_r0;

　　reg hs_r1;

　　reg hs_r2;

　　reg vs_r0;

　　reg vs_r1;

　　reg vs_r2;

　　wire［18:0］ result_data;

　　line3x3 line3x3_inst（

　　.clken（data_in_en），

　　.clock（clk），

　　.shiftin（data_in），

　　.shiftout（），

　　.taps0x（line0），

　　.taps1x（line1），

　　.taps2x（line2）

　　）;

　　//----------------------------------------------------------------------

　　// Form an image matrix of three multiplied by three

　　//----------------------------------------------------------------------

　　always @（posedge clk or negedge rst_n） begin

　　if（！rst_n） begin

　　line0_data0 《= 16‘b0;

　　line0_data1 《= 16’b0;

　　line0_data2 《= 16‘b0;

　　line1_data0 《= 16’b0;

　　line1_data1 《= 16‘b0;

　　line1_data2 《= 16’b0;

　　line2_data0 《= 16‘b0;

　　line2_data1 《= 16’b0;

　　line2_data2 《= 16‘b0;

　　data_out_en0 《= 1’b0;

　　data_out_en1 《= 1‘b0;

　　data_out_en2 《= 1’b0;

　　hs_r0 《= 1‘b0;

　　hs_r1 《= 1’b0;

　　hs_r2 《= 1‘b0;

　　vs_r0 《= 1’b0;

　　vs_r1 《= 1‘b0;

　　vs_r2 《= 1’b0;

　　end

　　else if（data_in_en） begin

　　line0_data0 《= line0;

　　line0_data1 《= line0_data0;

　　line0_data2 《= line0_data1;

　　line1_data0 《= line1;

　　line1_data1 《= line1_data0;

　　line1_data2 《= line1_data1;

　　line2_data0 《= line2;

　　line2_data1 《= line2_data0;

　　line2_data2 《= line2_data1;

　　data_out_en0 《= data_in_en;

　　data_out_en1 《= data_out_en0;

　　data_out_en2 《= data_out_en1;

　　hs_r0 《= hs_in;

　　hs_r1 《= hs_r0;

　　hs_r2 《= hs_r1;

　　vs_r0 《= vs_in;

　　vs_r1 《= vs_r0;

　　vs_r2 《= vs_r1;

　　end

　　//-----------------------------------------------------------------

　　// line0_data0 line0_data1 line0_data2

　　// line1_data0 line1_data1 line1_data2

　　// line2_data0 line2_data1 line2_data2

　　//----------------------------------------------------------------

　　always @（posedge clk or negedge rst_n） begin

　　if（！rst_n）

　　data_out 《= 16‘h0000;

　　else if（data_out_en1）

　　if（（line0_data0 == 16’h0000） && （line0_data1 == 16‘h0000） && （line0_data2 == 16’h0000） && （line1_data0 == 16‘h0000） && （line1_data1 == 16’h0000） && （line1_data2 == 16‘h0000） && （line2_data0 == 16’h0000） && （line2_data1 == 16‘h0000） && （line2_data2 == 16’h0000））

　　data_out 《= line1_data1;

　　else if（（line0_data0 == 16‘hffff） && （line0_data1 == 16’hffff） && （line0_data2 == 16‘hffff） && （line1_data0 == 16’hffff） && （line1_data1 == 16‘hffff） && （line1_data2 == 16’hffff） && （line2_data0 == 16‘hffff） && （line2_data1 == 16’hffff） && （line2_data2 == 16‘hffff））

　　data_out 《= line1_data1;

　　else

　　data_out 《= 16’hffff;

　　end

　　endmodule