時序分析在FPGA設(shè)計中是分析工程很重要的手段，時序分析的原理和相關(guān)的公式小編在這里不再介紹，這篇文章是小編在練習Vivado軟件時序分析的筆記，小編這里使用的是18.1版本的Vivado。

這次的練習選擇的是ZYNQ的芯片，原本工程是工作在100MHz的時鐘，但是作為練習，我們可以把時鐘調(diào)到一個極限的程度來進行優(yōu)化。

首先，打開一個工程，更改一下時鐘頻率，使得工程能夠有一些時序問題，我們再通過時序分析的方法對它進行優(yōu)化。我們這里把原本的100M時鐘改成了200M時鐘，具體步驟如下：

一：更改時鐘之后進行綜合，并打開timing analysis

二：通過report clock可以查看全局時鐘樹的情況

三：通過report timing summary可以看到出現(xiàn)了12個時序問題，總的時序問題達到9個ns多，說明時序問題已經(jīng)比較糟糕了

四：在timing窗口里面可以查看相關(guān)的時序違例信息，這里只顯示了10個，可以在report timing summary中選擇要查看的個數(shù)，比如選擇100個

五：我們可以打開setting ->synthesis，更改strategy里面VIVADO提供的優(yōu)化strategy來進行相關(guān)的優(yōu)化，不同的strategy對應(yīng)不同的綜合模式

也可以在design runs里面，右鍵點擊相應(yīng)的sunth->change run settings來修改不同的綜合方案

六：這里我們選擇Flow_PerfOptimized_high來進行綜合（也可以一個一個的嘗試），綜合完成之后，可以看到，違例的現(xiàn)象優(yōu)化到了8條，總的違例時間減少了1ns。

七：小編在嘗試各種綜合方案之后，發(fā)現(xiàn)并不能夠優(yōu)化很好，所以我們開始進行下一步操作——Run Implementation，看看通過Implementation VIVADO能夠把時序問題優(yōu)化到什么程度。

完成布局布線之后，可以看到先前的時序問題通過布局布線已經(jīng)被優(yōu)化了，現(xiàn)在沒有了時序問題，但是最差的余量只有0.152ns,這個結(jié)果并不是很理想。

八：通過查看時序路徑詳情，可以看到時序的余量很不理想

那么我們可以通過修改Implementation的方案來進行優(yōu)化，在settings里面找到Implementation的strategy，選擇不同的方案進行嘗試

九：這里我們選擇Performance Explore進行嘗試，可以看到通過更改Implementation的strategy，時序被優(yōu)化了，最差的余量達到了0.556ns，比之前更好了，但是似乎還可以再進行優(yōu)化，需要不斷的嘗試，從而找到最優(yōu)的結(jié)果。

十：在synthesis的strategy和Implementation的strategy里面可以看到其他的一些選項，都可以嘗試，比如在Implementation的strategy里面有一個Flow quick的模式，選擇Flow quick模式對比之前的模式可以發(fā)現(xiàn)，VIVADO在這個模式下進行布局布線會快很多，但是時序也變的一塌糊涂。小編認為這種模式可以在一些比較大的工程里，比較趕時間的情況下嘗試使用。

十一：同樣的，我們還可以通過report power來查看功耗情況，并通過更改一些策略進行優(yōu)化，其他的一些功能小編也在探索中。