在上一章HLS的端口綜合里有提及，HLS綜合后的端口分為2中類型：BlockLevel和Port Level Interface。其中Port level是我們需要重點關注的，它又可以細分為4中類型：

A. AXI4-Interface：支持Stream，Lite，Full共3中類型
B. NO I/O協議：無端口協議
C. Wire Handshakes：握手協議
D. Memory Interface：內存訪問型的端口協議

接下來的幾章，我們重點介紹下AXI接口類型如何在HLS中實現，首先看Lite端口：

AXI-Lite端口的實現

使用Vivado HLS的AXI-Lite端口，可以實現：
把多個port打包到一組AXI-Lite總線空間內
輸出相應的驅動c driver

下面看一個例子：

#pragma HLSINTERFACE s_axilite port=a/b/c bundle=BUS_A
的意思是把端口a，b，和c都打包到axi-lite端口里面，總線的名字叫做BUS_A，它等效為s_axilite & ap_none

#pragma HLSINTERFACE s_axilite port=return bundle=BUS_A
的意思是把函數的控制端口，也即Block Level Interface也打包進AXI-Lite

#pragma HLS INTERFACE ap_vld port=b
的意思是b端口在axi寄存器操作的時候，也需要遵循一定的協議。具體是b會有3個register與之相對應，一個register用來讀數據，一個寄存器用來表明數據有效可讀，一個register告訴master數據已經被讀取，master可以寫入下一個數據。

#pragma HLS INTERFACE s_axilite port=c bundle=BUS_A offset=0x0400
中offset的意思是端口C的地址在axi-lite端口中的地址偏移

有時候，還可以對c做如下約束：
#pragma HLS INTERFACE s_axilite port=c register bundle=BUS_A
register的意思是，c的輸出會被寄存輸出，并且輸入會在模塊啟動的第一個clock cycle被讀取，它等效為s_axilite & ap_ovld