用戶必須要認識到，學習一下技巧可以讓更多的邏輯放在更少的Slice中，使工具能夠達到既實現設計時序要求又滿足用戶對功耗的要求。而現在很多用戶缺乏代碼編寫的想法，編寫出一個有時序問題的設計。為了滿足要求，就會不停修改，再綜合再布局布線來滿足自己的時序目標。其實，他們需要的是重新評估他們的HDL代碼技術以及他們的控制信號。

例如，如何使用這些D觸發器呢？首先說明幾個概念：

所有觸發器為D類型，所有的觸發器具有一個時鐘輸入（CLK），所有觸發器都有一個使能信號（CE），所有觸發器有一個高有效的復位信號（SR），SR可以是同步或異步控制來設置觸發器值，所有觸發器的值在配置過程中將會被確定下來。

所有D觸發器在7系列FPGA有一個芯片使能（CE）引腳，并通過時鐘進行相關操作。當使能信號有效的時候，D觸發器的輸出等于前一個輸入，當使能信號無效時，D觸發器保持當前值。下面的代碼就是一個很好的例子來說明FPGA的D觸發器會被工具推斷出來是寄存器。

Verilog:
always @ (posedge CLK )
begin
if (CE)
Q <= D;
end

VHDL:
FF: process (CLK)
begin
if (rising_edge CLK) then
if (CE = ‘1’) then
Q <= D;
end if;
end if;
end

對于XILINX的器件來說，大部分都是高有效。如果用戶想使用低有效，需要占用LUT作為一個反轉邏輯來使用，這也無疑增加了資源的使用。
D觸發器有一個高有效的SR端口信號，SR端口可以被配置成同步置位/復位、異步置位或者復位、清零端口。它是基于用戶的編碼風格被配置為同步或異步的。置位時，觸發器輸出將被強制為觸發器的置位/復位值，綜合工具會自動從用戶的HDL代碼中推斷出初始值進行設置的。

介紹一下異步復位。首先必須指出，雖然XILINX的器件支持異步復位，但是XILINX不建議使用異步復位。當用戶必須使用異步復位的時候，想使工具能夠推斷出異步復位邏輯，那么必須把異步復位信號放在敏感列表里面，當該復位信號有效的時候，輸出的信號必須立即等于復位的值。下面的例子可以很好的闡述該問題。

Verilog
always @ (posedge CLK or posedge RST )
begin
if (RST)
Q <= 1’b0;
else
Q <= D;
End

VHDL
FF: process (CLK, RST)
begin
if (RST = ‘1’) then
Q <= ‘0’;
elsif (rising_edge CLK) then
Q <= D;
end if;
end

上圖這個例子很好的說明了如何同步用戶的異步復位設計。這個電路設置能夠有效的避免亞穩態。在用戶必須使用異步復位的時候，應該使用該例子推薦的方法來進行設計，也就是異步復位必須同步化。如果沒有把異步復位同步化，那么將可能引起亞穩態或者增加亞穩態的風險。

Verilog
always @ (posedge CLK)
begin
if (RST)
Q <= 1’b0;
else
Q <= D;
end

VHDL
FF: process (CLK)
begin
if (rising_edge CLK) then
if (RST = ‘1’) then
Q <= ‘0’;
else
Q <= D;
end if;
end

再說說同步復位。這個例子說明了如何HDL代碼中正確的使用同步復位。有幾個關鍵點很重要，首先就是復位信號不能在敏感列表里面，其次，只有當時鐘有效的翻轉的時候，輸出信號才能有效賦值。當復位信號有效的時候，只是得到了一個同步復位的行為，只有當有復位效后的第一個有效時鐘翻轉才能傳遞復位信息。這個Reset信號就是一個時序路徑上的一個節點，會被工具自動進行相對應的時序約束。這意味這工具會根據你的時序目標進行優化的布線。這也是XILINX推薦的復位的方法。