以上是Tcl的模板，根據上面step4的要求對這個進行修改。
》在命令行中找到你裝的vivado的當前目錄：比如-> cd D：XilinxVivado2014.2
》接著輸入64位的 OS用戶，輸入.settings64.bat
》接著到你的tcl的目錄下，在命令行輸入：vivado - mode tcl -source do_build.tcl（若發現錯誤，那就再運行一次）
》如果成功，你就可以看到：

我這里看到有以下的warning：

好像說的是有新版本。
》在vivado后面輸入start_gui。
》看看Project Setting那里選的板子有沒有錯誤。然后在Tcl Console那里輸入stop_gui。在命令行那里輸入exit。

對于create_proj.tcl的修改：以下tcl是用來選板子型號和源文件的語言。我的板子是zynq-7000，所以就把下面的device那里修改了一下！這個tcl完成的是項目的創建工作！
# This script sets the project variables for the Kintex7 device

# assign part to device variable
set device xc7k70tfbg484-2
# Create the project
puts "Creating new project: wave_gen"
# Insert the command to create the project here
create_project wave_gen -part $device

# Insert the command to set the target language for the project here
set_property target_language Verilog [current_project]

修改完保存退出，然后在命令行執行do_build.tcl，接著打開vivado的gui看到板子的型號已經改了。

對于load_files.tcl，這個是用來添加源文件的tcl。
import_files [glob $src_dir/*]

這個把RTL加了進去。
import_files -fileset [get_filesets constrs_1] $xdc_dir/wave_gen_timing.xdc

這個把約束加了進去。
import_ip -files $core_dir/char_fifo.xci -name char_fifo

加入了IP核，這里會有warning的話就根據給的提示，去vivado那里看看版本問題。
create_ip -name clk_wiz -version 5.1 -vendor xilinx.com -library ip -module_name clk_core

這個是增加了時鐘。
具體代碼如下：
# This script loads all the files required by the project

puts "Adding RTL files to the project"
# Insert the command to import the RTL files form $src_dir here
import_files [glob $src_dir/*]

puts "Importing XDC file to the project"
# Insert the command to import the XDC file form $xdc_dir here

import_files -fileset [get_filesets constrs_1] $xdc_dir/wave_gen_timing.xdc
puts "Importing Char_fifo IP to the project"
import_ip -files $core_dir/char_fifo.xci -name char_fifo

puts "Adding clk_core IP to the project"
create_ip -name clk_wiz -version 5.1 -vendor xilinx.com -library ip -module_name clk_core
set_property -dict [list CONFIG.Component_Name {clk_core} CONFIG.PRIM_SOURCE {Differential_clock_capable_pin} CONFIG.PRIM_IN_FREQ {200.000} CONFIG.CLKOUT2_USED {true} CONFIG.CLKOUT1_REQUESTED_OUT_FREQ {200.000} CONFIG.CLKOUT2_REQUESTED_OUT_FREQ {193.750}] [get_ips clk_core]

對于配置文件，set_props修改如下：
# This script overrides some process properties. Only those that need to be set
# differently from the defaults will be set here

puts "Setting Synthesis and Implementation properties"
puts "Setting Flatten Hierarchy property for synth_1 run"
# Insert a command to change flatten_hierarchy property to full
set_property steps.synth_design.args.flatten_hierarchy full [get_runs synth_1]

puts "Enable power optimization for impl_1 run"
set_property steps.power_opt_design.is_enabled true [get_runs impl_1]

最后是實現設計項目：
implement.tcl：
# Synthesize and Implement the design

puts "synthesizing the design"
# Insert the command to launch synthesis run here
launch_runs synth_1
puts "wait until synthesis done"
# Insert the command to wait on synth_1 run here
wait_on_run synth_1
puts "Implementing the design"
launch_runs impl_1
puts "wait until Implementation done"
wait_on_run impl_1