給大家介紹菜鳥的第一款武器。xilinx ISE開發套件。

武器介紹：

名稱：ISE Design Suite 14.7

功能：xilinx 系列FPGA開發的必備武器，屬于基本套裝。用此武器利用verilog或VHDL編寫代碼，能實現高能爆發能量。

武力：9星。

推薦等級： 10級（菜鳥必備）

備注：本版本開發套件，為xilinx公司ise產品最后一個版本。優點多多，BUG也多多。

獲取方法：在xilinx官網上可以下載

裝備方法：和普通的軟件安裝方法一致，沒什么特殊強調的地方。一點安裝時間很長，如果卡在某個地方20--30分鐘，大家不要覺得是程序卡死，繼續等下去。

使用教程

1，打開方法：

確認正確安裝后，一般會在桌面建立快捷方式，點擊快捷方式即可進入軟件。如沒有，可以 開始----所有程序 ---- Xilinx Design Tools ---- ISE Design Suite 14.7 ---- ISE Design Tools -- 64-bit Project Navigator（32bit 的也可以）

進入界面后，會默認打開你上一次的工程，如果新安裝這里就空白的，無所謂啦。點擊file - 新建工程。正確操作就是上面的圖像。上面有一些英文注釋，估計就算大家超級菜，也是可以認識的，這里不細說。

name 中寫入工程名，注意工程名要簡明之意，不然到最后，做的多了，你自己都不到是干什么的。location 內寫入工程文件夾目錄，注意不要出現非法字符和中文。外國進口的裝備都有這個毛病。然后next。

2，工程設置

先上圖。

依言是各種能量文字，不會的菜鳥查字典，這是成神必備哦。如果是xilinx 官方發布的開發板，在evaluation development board中會有相關的選項 。如果找不到就說明你買的開發板是山寨的。

如果是自己的板子，就像上圖一樣，選擇none specified，然后再family，device，package，speed中選擇自己芯片的參數。有的小伙伴們會問，這個怎么選。告訴你成神必備技之查看文檔手冊。如果沒找到，、

那就是你的問題。不要懷疑手冊不全面。其他的一般不用管，next go。

3，各種信息

這一步對初學的小伙伴，完全可以閉著眼睛點next。成神后還是可以看看的。當然對自己之前的操作有懷疑還是可以在驗證一下的。

4， 選擇資源類型。

這里不一一闡述。說幾個注意的。IP，這個是新建ip核。verliog module，如果你要用verilog寫代碼，選擇這個，寫仿真選verilog test fixture。用vhdl就選帶vhdl的類型。vhdl library是建立vhdl庫的，在ip核設計中

會用到。這個對話框在ise開發過程中，可以隨時右鍵工程名進行添加。embedded processor是edk工程，在這里建立edk工程會自動添加到ise頂層文件下。

這里需要注意一點，在ise開發過程中，右鍵右邊工程名是彈出的對話框，會多出幾個選項。其中chipscope definition and connection file是加載chipscope項目。implementation constraints

file 是ucf文件（約束文件）。

5，端口規格

這一步菜鳥們不需要設置。大神們需不需要就不知道了。到目前為止我從來沒有設置過。next

6，概括

狠狠的點擊finish ，終于設置完了。

7，工程界面

現在下面的就是進入ise開發的界面了。implementation下是你建立的文件類型和結構，simulation選中后進入的是調試仿真模塊。這里你右擊xc6clx25t-2fgg484--新建，就會看到上一步介紹的畫面。

其實你在這個模塊下右擊任何一個文件名都會有相同的設置。小伙伴們動手試試，不要老等著我一個一個的介紹。在processes模塊下，有很多項，講幾點，synthesize（綜合）在一般的代碼開發中，編寫玩代碼

要雙擊一下這個選項，它是把你的代碼映射成邏輯器件，在view RTL schematic 和 view technology schematic 中可以看你代碼的邏輯結構圖，里面會有種觸發器什么的。這一步也是檢測你代碼是否有錯誤的

步驟。在此步進行代碼校錯。implement design中有translate（翻譯），map（映射），place & route（布局布線），有興趣的小伙伴可以上網上詳細的查查，這里就是把你寫的代碼變成FPGA的硬件結構。

generate Programming file 這是生成運行文件。可以直接雙擊這一步，這樣上面介紹的都會自動運行，也可以一步一步的雙擊運行。在FPGA開發中。這些過程完成后，生成的是。bit文件。在CPLD開發中這步

生成的是。jed文件。所以在進行CPLD開發的菜鳥們就不要苦苦的尋求。bit文件啦。configure target device 點開可以看到下載項，把寫好的邏輯下載到FPGA中。analyze design using chipscop是運行

chipscop進行邏輯分析。小伙伴們可以現查有關的知識，也可以等我寫有關chipscop的武器教程。

跑到圖片下面來，不要跟丟哦。console 在你進行編譯等過程中進展情況的顯示，如果你有兩個屏幕，這個最好放大放在一個屏幕上，所有的錯誤信息和警告全靠他了。

errors，和warnings這個就不用說了吧。如果你的代碼出現錯誤，一定要在console窗口下反復看錯誤提示和警告提示。英語差的小伙伴多努力喲。后續有時間會介紹錯誤與解決辦法的集錦。

上面圖片上的代碼是我隨便寫的，不要深究呀。

8，仿真操作。

代碼寫好后可以進行仿真，仿真的工具也有很多。這里簡單介紹一下ise內置的。點擊simulation，進到這個窗口，右鍵你的代碼文件，ise14，新建。我去又是這個界面。選verilog test fixture。

設置個名字就行了。如果用VHDL。無比聰明的你還需要我告訴你選VHDL test 。。。嗎。一般情況下，你的代碼量不是很大，測試文件會自動的完整的生成。如果代碼量很大，這里只會生成一個簡單的框架。

不用怕同志們，對于菜鳥一時半會遇不到這個問題。

9. 武器總結。

有關代碼書寫，仿真代碼的設計，其他工具的使用，以后會一一介紹。在此期間希望同為菜鳥的小伙伴們，多多動腦，自己思考。FPGA成神之路中，學會思考是必須必須具備的哦。

武器使用心得可以交流哦。