從圖4可以看出在FPGA的管腳上，PCB傳播延遲與時(shí)鐘(CQ_FPGA)和數(shù)據(jù)(Q_FPGA)信號間的關(guān)系。在TimingDesigner軟件的動態(tài)鏈接參數(shù)表中使用單獨(dú)的變量可以輕松地獲得PCB板的延時(shí)及延遲值對相關(guān)的信號的影響。現(xiàn)在，我們可以在適當(dāng)?shù)腇PGA裝置中，為獲取時(shí)鐘而得到內(nèi)部布線延遲和確定正確的相位偏移。

FPGA設(shè)計(jì)要素

大多數(shù)的FPGA利用約束驅(qū)動進(jìn)行布局和布線。時(shí)序約束為關(guān)鍵信號提供時(shí)序信息。TimingDesigner軟件提供獨(dú)特的時(shí)序參考圖如測量和計(jì)算變量結(jié)果，從行內(nèi)文字到文件都支持廠商特定的約束語法。例如，在一個FPGA約束布線中，對符合其動態(tài)文字窗口的語法要求中，可以通過時(shí)序圖中為特定信號計(jì)算延遲誤差。然后，我們可以將這些語法通過一個文本文件導(dǎo)入到FPGA的開發(fā)系統(tǒng)中，或者我們可以直接將數(shù)值復(fù)制到FPGA的約束編輯器中。

對于高速存儲器接口設(shè)計(jì)，數(shù)據(jù)存儲器被放置在FPGA裝置I/O單元的附近，以盡量減少布線延時(shí)的影響。該I/O單元只有一個布線路徑為輸入數(shù)據(jù)信號，因此在數(shù)據(jù)總線的每一部分都存在數(shù)據(jù)路徑延遲。FPGA的PLL也被用來進(jìn)行適當(dāng)?shù)臅r(shí)鐘控制，并通常有幾種可能的從輸入焊盤到捕捉寄存器的路徑。制造商通過控制特定的屬性，使PLL的特點(diǎn)包括相位偏移，相乘，或相除等因素，無論是原始示例的設(shè)計(jì)代碼或約束都可以帶入模塊。因此，時(shí)鐘和數(shù)據(jù)路徑的布線和延誤必須確定，以實(shí)現(xiàn)適當(dāng)?shù)臅r(shí)鐘相位偏移。

圖5：TimingDesigner軟件為FPGA設(shè)計(jì)流程提供直觀的界面

在FPGA的最初布局和布線完成后，時(shí)序報(bào)告提供數(shù)據(jù)總線中每個時(shí)序的詳細(xì)延時(shí)信息。如果有必要，可為FPGA開發(fā)系統(tǒng)的關(guān)鍵信號設(shè)定延時(shí)路徑，TimingDesigner軟件可以提取相關(guān)信息和利用圖表更新。在這個設(shè)計(jì)實(shí)例中，我們需要輸入數(shù)據(jù)總線和相關(guān)時(shí)鐘信號的時(shí)序報(bào)告。

1.導(dǎo)入布線后的時(shí)序到TimingDesigner軟件中

導(dǎo)入FPGA的時(shí)序報(bào)告信息，我們需要規(guī)劃最壞的情況從而確定在圖表(Q_FPGA)中相關(guān)的波形圖。信號設(shè)計(jì)規(guī)范定義在同一個時(shí)序圖表中不能帶有同名的波形圖。通過規(guī)劃端口， TimingDesigner軟件可以過濾時(shí)序報(bào)告并提取有用的信息。這些規(guī)劃被存儲在圖表文件內(nèi)并可預(yù)先解決的布局和布線問題。

2.提供可視化的捕捉寄存器

從導(dǎo)入時(shí)序報(bào)告文件開始， TimingDesigner軟件為關(guān)鍵信號延時(shí)創(chuàng)建變量，并在電子數(shù)據(jù)表中規(guī)劃和分配這些信號端口。變量過去是用來在時(shí)序圖中更新時(shí)鐘與數(shù)據(jù)關(guān)系。現(xiàn)在，可確定在FPGA器件內(nèi)捕捉寄存器中的邊緣關(guān)系。

內(nèi)部寄存器建立和保持是從時(shí)序報(bào)告和相關(guān)的約束中提取所需的時(shí)序。下一步，在時(shí)序圖表中添加另外兩個信號和偏移時(shí)序報(bào)告中的布線延時(shí)；在捕捉寄存器中添加數(shù)據(jù)和時(shí)鐘，然后建立和保持FPGA器件適用的約束。用時(shí)鐘邊緣和有效數(shù)據(jù)窗口邊緣的補(bǔ)償確定必要的相位偏移，來平衡設(shè)計(jì)中有效的數(shù)據(jù)窗口。

3.平衡有效數(shù)據(jù)窗口

我們可以使用下列公式來確定PLL時(shí)鐘信號產(chǎn)生的相位偏移：

1、從設(shè)計(jì)的實(shí)際有效數(shù)據(jù)窗口減少FPGA裝置I/O部分的最小有效數(shù)據(jù)窗口，然后結(jié)果除于2，實(shí)際結(jié)果為這2個有效數(shù)據(jù)窗口的差額(DlyDVW)。(參考圖3)

DlyDVW = (DVWdata - DVWdev) / 2

2、I/O寄存器數(shù)據(jù)建立時(shí)間加上DlyDVW值，就確定了相對時(shí)鐘邊緣的有效數(shù)據(jù)窗口(DlyRelSU)。

DlyRelSU = DlyDVW + IOEsu

3、最后，從相對建立時(shí)間(上面第2步得到的數(shù)值)，減去時(shí)鐘信號與捕捉寄存器的有效數(shù)據(jù)窗口(從時(shí)序圖測量)之間的補(bǔ)償。

Clk_offset = DlyRelSU - EdgeOffset

利用上述公式，我們可以確定FPGA開發(fā)系統(tǒng)中PLL的相位偏移量，并執(zhí)行到下一步的布局和布線。

4.驗(yàn)證結(jié)果

再次導(dǎo)入做過以上修改的布線后時(shí)序文件，TimingDesigner軟件會自動更新需要的數(shù)值，并更正及重新定位I/O單元的時(shí)鐘信號CQ_intPLL。如圖6所示。依靠改變PLL，確切的平衡建立和保持空余將是不可能的。對于這些情況下，應(yīng)該在FPGA裝置的PLL中獲取平衡增量以解決這個問題。

圖6：在改變時(shí)鐘和平衡建立及保持空余后，獲取數(shù)據(jù)分析的時(shí)序圖表

本文小結(jié)

高速設(shè)計(jì)往往有嚴(yán)格的規(guī)范和嚴(yán)謹(jǐn)?shù)陌l(fā)布時(shí)間表，所以需要一個交互式的時(shí)序規(guī)劃和分析工具，來獲得快速和完整的時(shí)序空余，以分析并解決可能影響到最終設(shè)計(jì)成功的因素。本文說明了如何利用TimingDesigner軟件對FPGA設(shè)計(jì)流程進(jìn)行準(zhǔn)確地捕捉和交換時(shí)序信息，以幫助在整個設(shè)計(jì)過程中管理時(shí)序空余，并提供可視化的界面驗(yàn)證設(shè)計(jì)，并預(yù)測設(shè)計(jì)性能。今天的FPGA器件產(chǎn)品都帶有多功能的時(shí)鐘配置和豐富的I/O資源，并且?guī)в懈邤?shù)據(jù)傳輸能力，TimingDesigner軟件為高速存儲器如DDR & QDR SRAM提供精確的關(guān)鍵路徑時(shí)序分析功能。

供稿：Cybernet(莎益博設(shè)計(jì)系統(tǒng)商貿(mào)(上海)有限公司)