如果用clk'event and clk=十，clk就 是信號名稱，event是VHDL的一個屬性，規定了信號值的變化，那么CLK等 于1意味著正沿觸發。clk'event and clk=1，信號的名稱是clk，event表 示信號的數值需要有一個變化，等于1表示正沿觸發，是沿觸發的語句，綜合出來是觸發器、寄存器的推論。

移位寄存器

這里的描述是IF的異步清除CLK等于1的 時候,Q全置0,然后上升沿到達以后，如果使能等于1，Q等 于Q的低七位挪到高七位，補充一個入信號，是一個左移，移位寄存器是并行出，串行入，異步的清除和使能左移，如果增加和移去同 步控制，在這個方式出現移動，這個語句里頭信號只是表示高七位和進來的信號組合成一個八位的信號。

基本的計數器

基本的計數器主要有帶時鐘使能的計數器、帶同步清零的計數器、上／下計數器、帶同步加載的計數器、帶 同步加載和計數使能的計數器、帶同步加載和計數使能的計數器、帶同步加載的上／下計數器、模塊200計數器、使用整數的模塊200計 數器等，這里不再一一介紹，詳情可登錄查詢。

信號與變量

信號僅僅用做VHDL實體的連接口。信號僅可以在結構體內說明，它們可以 作為參數通過函數和過程。變量在進程塊、過程和函數內進行說明。信號賦值通過“＜＝”實現，變量的賦值通過“：＝”實現，見圖4和 圖5。

三態Tri-states

IEEE的標準在STD_LOGIC軟件包中定義了三態的Z值， 仿真就是高阻態，綜合的時候轉換成三態緩沖器。

Altera器件只有I/0單元有三態緩沖器，其好處是消除了可能的總線連接，解決了 內部邏輯的位置問題。因為無需三態緩沖區，減少了器件的測試，節省了成本。其內部的三態必須轉換成組合邏輯，復雜的輸出使能容易引起錯誤和低效率邏輯，但 是在I／0單元里有三態緩沖器。

雙向管腳

當管腳被說明作為方向INOUT的時候，利用INOUT的 腳作為輸入或者是三態輸出，在程序中，設置了一個bi direction,作用雙向的INOUT信 號。當CE使能信號等于1的時候，來自核的from core信號送到 雙向腳，否則的話三態，這個時候雙向作為一個三態輸出，還有一個輸入賦給，來自信號送到三態，輸入送到內核。

存儲器

綜合工具有不同的能力來識別各種存儲器。為了識別各種存儲器，綜合工具對特定的譯碼類型非常敏感，通 常在綜合工具文件中有說明。綜合工具可能在結構實現上有一些限制，如只有同步寫、時鐘配置的限制、存儲器尺寸的限制等，必須說明一個陣列數據類型來保存存 儲器的值。存儲器有單端口Memory,單端口雙時鐘Memory,雙時鐘Memcry、ROM等。