基于FPGA、ASIC和ASSP控制器的設(shè)計(jì)所采用的傳統(tǒng)方法是使用鎖相環(huán)或延遲鎖定環(huán)電路，以保證在源時(shí)鐘和用于捕捉數(shù)據(jù)的時(shí)鐘間具有固定的相移或延時(shí)。該方法的一個(gè)明顯缺點(diǎn)是延時(shí)是固定的單一值，且在整個(gè)設(shè)計(jì)周期是預(yù)先

　　設(shè)定好的。但在實(shí)際系統(tǒng)中，由到不同存儲(chǔ)器">存儲(chǔ)器器件的不同布線、FPGA間的變異以及工藝、電壓和溫度等系統(tǒng)條件所引發(fā)的難以預(yù)測的變化很容易帶來偏差，因此，預(yù)先設(shè)定的相移是不準(zhǔn)確的。

　　現(xiàn)在，F(xiàn)PGA供應(yīng)商提供的新的硅特性、以及硬件經(jīng)過驗(yàn)證的參考設(shè)計(jì)已克服了這些挑戰(zhàn)。此外，工程師還必須遵循一些基本規(guī)則以縮短設(shè)計(jì)周期。

　　應(yīng)該：

　　利用最新的FPGA硅特性來構(gòu)建接口。這樣做將減少FPGA邏輯資源使用，優(yōu)化功耗并提高時(shí)序余裕。分辨率75 ps的可調(diào)輸入延時(shí)時(shí)拍等I/O硅特性可支持精準(zhǔn)的時(shí)鐘到數(shù)據(jù)對中。

　　采用動(dòng)態(tài)校準(zhǔn)機(jī)制來調(diào)整時(shí)鐘和選通脈沖的關(guān)系并將FPGA時(shí)鐘對準(zhǔn)讀取數(shù)據(jù)的中心。這種方案可提供運(yùn)行時(shí)調(diào)整以補(bǔ)償設(shè)計(jì)過程中無法考慮到的所有系統(tǒng)變異。

　　采用領(lǐng)先FPGA供應(yīng)商提供的硬件經(jīng)過驗(yàn)證的參考設(shè)計(jì)。用戶在自己的定制設(shè)計(jì)中，可把參考設(shè)計(jì)作為起點(diǎn)，從而節(jié)省寶貴的時(shí)間和資源。

　　根據(jù)PCB和FPGA設(shè)計(jì)，驗(yàn)證同時(shí)切換輸出的一致性。采用具有電源管腳均勻分布的新FPGA封裝，通過有效改善信號(hào)返回電流路徑降低SSO噪聲。該技術(shù)可支持更寬的數(shù)據(jù)總線。

　　運(yùn)行Ibis仿真以確保信號(hào)質(zhì)量。此舉將有助于為不同信號(hào)選擇和調(diào)整終接端子。在分析中，利用實(shí)際PCB布局來運(yùn)行仿真，以綜合串?dāng)_、去耦、終止和線跡配置的影響。

? 圖：采用動(dòng)態(tài)校準(zhǔn)機(jī)制來調(diào)整時(shí)鐘和選通脈沖關(guān)系，并將FPGA時(shí)鐘與所讀取的數(shù)據(jù)實(shí)現(xiàn)中心對齊。

　　避免：

　　在讀周期中，采用固定相移延時(shí)使時(shí)鐘或選通脈沖對中數(shù)據(jù)有效窗。當(dāng)數(shù)據(jù)速率很高時(shí)，由于在設(shè)計(jì)期間無法考慮到的工藝、電壓和溫度等系統(tǒng)變異，這么做可能減小設(shè)計(jì)余裕。

　　跳過功能性和布局-布線后仿真步驟不執(zhí)行。這些步驟所花的時(shí)間往往可在硬件調(diào)試期間得到幾倍的回報(bào)。另外，當(dāng)需要最佳性能時(shí)，布局后仿真是接口調(diào)試的良好工具。

　　任意選取管腳，選擇時(shí)僅憑借經(jīng)驗(yàn)和常識(shí)。一般來說，應(yīng)該把數(shù)據(jù)位集中在一起，并保持在一或兩個(gè)時(shí)鐘區(qū)內(nèi)，這樣可以產(chǎn)生好的結(jié)果。另外，還要考慮FPGA裸片內(nèi)的接口映射，它應(yīng)靠近實(shí)現(xiàn)接口的區(qū)域，以減小內(nèi)部布線延時(shí)。 ; 假定驅(qū)動(dòng)器的阻抗為0歐姆。總線上負(fù)載越大意味著對信號(hào)完整性約束的要求越嚴(yán)格。就深接口來說，考慮利用幾個(gè)帶寄存器的DIMM來達(dá)到期望的存儲(chǔ)器">存儲(chǔ)器深度(帶寄存器DIMM的地址網(wǎng)絡(luò)的負(fù)載僅為1，而無緩沖器的DIMM的負(fù)載是18)。

　　PCB布局中，在通過接口的返回路徑上出現(xiàn)中斷和障礙物。中斷將使返回電流的路徑更長，并會(huì)在系統(tǒng)中產(chǎn)生有害噪聲。

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