如果你正在為你的下一個設計項目考慮DDR4 SDRAM,這里有一篇全新的白皮書，你應該研讀一番，題目叫做“UItraScale架構FPGA的高性能低功耗內存接口”（WP454）。很多下一代的系統將會需要具有更高帶寬的DDR4 SDRAM，更低的系統功耗，或者對兩者都有要求來滿足系統級的目標要求。DDR4 SDRAM 是DDR3 SDRAM的提升和進化產品，但是當把數據從DDR3傳輸到DDR4時對內存控制器和內存的物理層提出了新的要求，因此要做很多的改變。這個全新的賽靈思白皮書（WP454）帶你認識理解這些所做的改變，指導你能夠成功的使用DDR4 內存的優越性能。

下面的這個模塊框圖展示的是可配置的UItraScale DDR4內存控制器和物理層結構，使用Vivado MIG（內存接口發生器）可以創建：

我們可以注意到DDR4內存控制器與內存物理層被一個低延遲的接口清晰的分離開，同時這個接口也用來連接這兩個模塊。分離的結構讓你更加的簡單容易的配置每個部件，根據你想要的方式精確的運用到你設計的系統中。同樣我們還注意到有一個校準標定模塊附加在DDR4 內存的物理層上---以后會更多的介紹這一點。

基于UItraScale架構的內存物理層的每個I/O模塊由四個字節寬的物理層接口組成，外加兩個專用的高速 Tx （發送數據）鎖相環和一個MMCM（混合模式的時鐘管理器 ），用來產生較高靈活性的時鐘信號。這兩個 Tx （發送數據）鎖相環能夠實現將每個I/O模塊分成兩個獨立的內存接口，這就意味著你可以使用三個這樣的I/O模塊來創建兩個32位（6字節）的DDR3接口或者創建一個64位（10通道）的接口，如下面的框圖所示：

數字物理層是建立在通信協議的最底層，是為高速內存（包括DDR4 SDRAM）操作而設計的沒有協議要求的物理層解決方案。沒有通信協議的束縛意味著這個物理層支持DDR4 數據傳輸的速率，在能夠滿足FPGA I/O模塊所要求的靈活性和可配置型的同時可以實現低功耗。

UItraScale內存控制器也已經為DDR4 SDRAM進行了優化。優化后的內存控制器集成了DDR4 SDRAM模組的優勢來提高數據總線的效率，降低數據訪問延遲。此外，增強的內存控制器，采用優化的命令隊列結構，這樣可以通過命令重新排序的方式提高帶寬效率和通過使用批處理讀取和寫入事項更高速度的總線數據周轉。軟件控制器讓你能夠定制頁面管理算法，在你的具體的應用設計中最大化DDR4 內存的帶寬。

最后，關于DDR4校準的一些注意事項。這個UItraScale內存接口解決方案適用C程序精心DDR4內存的初始化和校準信息，運行在一個小型的賽靈思MicroBlaze軟核處理器上，當然當我們使用Vivado 工具的內存接口控制器（MIG）的時候，C程序和MicroBlaze軟核都會自動生成。

更多關于使用Vivado 設計工具集配置UItraScale內存控制器的信息，可以查看“UltraScale?FPGA存儲器接口解決方案產品指南”

更多關于賽靈思UItraScale架構器件DDR4的功能介紹信息，可以查看Xcell日報。“準備好DDR4-2400，需求帶寬？需求低功耗？觀看這個8分鐘的視頻吧。

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