Xilinx FPGA 提供可簡化接口設計的 I/O 模塊和邏輯資源。盡管如此，這些 I/O 模塊以及額外的邏輯仍需設計人員在源 RTL 代碼中配置、驗證、執行，并正確連接到系統的其余部分，然后仔細仿真并在硬件中進行驗證。

本文介紹了接口設計的性能要求、設計難題以及 Xilinx 的解決方案，從使用 Spartan-3 系列 FPGA 的低成本實現到使用 Virtex-5 FPGA 的最高帶寬接口，無所不包。性能要求和 Xilinx 解決方案

20 世紀 90 年代后期，存儲器接口從單倍數據速率 SDRAM 發展為雙倍數據速率 (DDR) SDRAM，而如今的 DDR2 SDRAM 運行速率已達每引腳 667 Mbps 或更高。　　應用通常可分為兩類：　　●低成本應用，器件成本最重要

●高性能應用，獲得最高帶寬最重要

運行速率低于每引腳 400 Mbps 的 DDR SDRAM 和低端 DDR2 SDRAM 已能滿足大多數低成本系統存儲器的帶寬需求。對于這類應用，Xilinx 提供了 Spartan-3 系列 FPGA：Spartan-3、3E、3A 和3AN 器件。

對于將存儲器接口帶寬推至極限的應用，如每引腳 667 Mbps 的 DDR2 SDRAM，Xilinx 提供了 Virtex-5 FPGA。

帶寬是與每引腳數據速率和數據總線寬度相關的一個因素。Spartan-3 系列和 Virtex-5 FPGA 均提供了不同選項，從數據總線寬度小于 72 位的較小的低成本系統，到寬度達 576 位的較大的 Virtex-5 封裝（圖1）。

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這些速度下的較寬總線使芯片對芯片接口的實現更為困難，因為要求的封裝更大，到信號和地面到信號比更佳。Virtex-5 FPGA 的開發使用了先進的稀疏鋸齒形 (SparseChevron) 封裝技術，能提供優良的信號到電源和地面到引腳比。每個 I/O 引腳周圍都有足夠的電源和接地引腳和板，以確保良好的屏蔽，使由同步交換輸出 (SSO) 所造成的串擾噪音降到最低。

使用 Spartan-3 FPGA 的存儲器接口

對于每引腳 400Mbps低成本應用，Spartan-3 系列FPGA與 Xilinx 軟件工具結合即可提供易于實現且經濟的解決方案。

在一個基于FPGA的設計中，三個基本構建模塊組成一個存儲器接口和控制器：讀寫數據接口、存儲器控制器狀態機，以及將存儲器接口設計橋接到 FPGA 設計其余部分的用戶接口。這些模塊在架構中實現由數字控制管理器 (DCM) 的輸出信號對其進行時鐘驅動，在 Spartan-3 系列實現中，數字控制管理器還對查找表 (LUT) 延遲校準監視器（可確保正確設置讀數據采集時序的邏輯塊）進行驅動。

在Spartan-3系列實現中，使用可配置邏輯塊 (CLB) 中的LUT實現讀數據采集。在讀事務過程中，DDR2 SDRAM器件將讀數據選通脈沖 (DQS) 及相關數據按照與讀數據 (DQ) 邊沿對齊的方式發送給FPGA。在源同步接口中采集DQ是一項頗具挑戰性的任務，因為數據在非自由運行DQS選通脈沖的每個邊沿上都會改變。讀數據采集的實現使用了一種基于 LUT 的 tap 延遲機制。

寫數據命令和時序由寫數據接口生成并控制。寫數據接口使用輸入/輸出模塊(IOB)觸發器和DCM的90度、180度和270度輸出端以與命令和數據位剛好對齊的方式發送DQS選通脈沖。

DDR2 SDRAM 存儲器接口的實現已在硬件中全面經過驗證。設計是在使用了 16 位寬 DDR2 SDRAM 存儲器器件和 XC3S700A-FG484 器件的 Spartan-3A 入門套件板中實現的。此參考設計僅利用了 Spartan-3A FPGA 可用資源的一小部分：13% 的 IOB、9% 的邏輯 Slice、16% 的全局緩沖器 (BUFG) 多路復用器 (MUX) 和八個 DCM 中的一個。

可以使用存儲器接口生成器 (MIG)軟件工具輕松定制Spartan-3系列存儲器接口設計，使其符合應用。