PCIe總線概述

　　隨著現代處理器技術的發展，在互連領域中，使用高速差分總線替代并行總線是大勢所趨。與單端并行信號相比，高速差分信號可以使用更高的時鐘頻率，從而使用更少的信號線，完成之前需要許多單端并行數據信號才能達到的總線帶寬。

　　PCI Express是新一代的總線接口。早在2001年的春季，英特爾公司就提出了要用新一代的技術取代PCI總線和多種芯片的內部連接，并稱之為第三代I/O總線技術。隨后在2001年底，包括Intel、AMD、DELL、IBM在內的20多家業界主導公司開始起草新技術的規范，并在2002年完成，對其正式命名為PCI Express。它采用了目前業內流行的點對點串行連接，比起PCI以及更早期的計算機總線的共享并行架構，每個設備都有自己的專用連接，不需要向整個總線請求帶寬，而且可以把數據傳輸率提高到一個很高的頻率，達到PCI所不能提供的高帶寬。

　　PCI總線使用并行總線結構，在同一條總線上的所有外部設備共享總線帶寬，而PCIe總線使用了高速差分總線，并采用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個設備。這使得PCIe與PCI總線采用的拓撲結構有所不同。PCIe總線除了在連接方式上與PCI總線不同之外，還使用了一些在網絡通信中使用的技術，如支持多種數據路由方式，基于多通路的數據傳遞方式，和基于報文的數據傳送方式，并充分考慮了在數據傳送中出現服務質量QoS （Quality of Service）問題。

　　PCIe總線的基礎知識

　　與PCI總線不同，PCIe總線使用端到端的連接方式，在一條PCIe鏈路的兩端只能各連接一個設備，這兩個設備互為是數據發送端和數據接收端。PCIe總線除了總線鏈路外，還具有多個層次，發送端發送數據時將通過這些層次，而接收端接收數據時也使用這些層次。PCIe總線使用的層次結構與網絡協議棧較為類似。

　　1.1 端到端的數據傳遞

　　PCIe鏈路使用“端到端的數據傳送方式”，發送端和接收端中都含有TX（發送邏輯）和RX（接收邏輯），其結構如圖41所示。

　　由上圖所示，在PCIe總線的物理鏈路的一個數據通路（Lane）中，由兩組差分信號，共4根信號線組成。其中發送端的TX部件與接收端的RX部件使用一組差分信號連接，該鏈路也被稱為發送端的發送鏈路，也是接收端的接收鏈路；而發送端的RX部件與接收端的TX部件使用另一組差分信號連接，該鏈路也被稱為發送端的接收鏈路，也是接收端的發送鏈路。一個PCIe鏈路可以由多個Lane組成。

　　高速差分信號電氣規范要求其發送端串接一個電容，以進行AC耦合。該電容也被稱為AC耦合電容。PCIe鏈路使用差分信號進行數據傳送，一個差分信號由D+和D-兩根信號組成，信號接收端通過比較這兩個信號的差值，判斷發送端發送的是邏輯“1”還是邏輯“0”。

　　與單端信號相比，差分信號抗干擾的能力更強，因為差分信號在布線時要求“等長”、“等寬”、“貼近”，而且在同層。因此外部干擾噪聲將被“同值”而且“同時”加載到D+和D-兩根信號上，其差值在理想情況下為0，對信號的邏輯值產生的影響較小。因此差分信號可以使用更高的總線頻率。

　　此外使用差分信號能有效抑制電磁干擾EMI（Electro Magnetic Interference）。由于差分信號D+與D-距離很近而且信號幅值相等、極性相反。這兩根線與地線間耦合電磁場的幅值相等，將相互抵消，因此差分信號對外界的電磁干擾較小。當然差分信號的缺點也是顯而易見的，一是差分信號使用兩根信號傳送一位數據；二是差分信號的布線相對嚴格一些。

　　PCIe鏈路可以由多條Lane組成，目前PCIe鏈路可以支持1、2、4、8、12、16和32個Lane，即×1、×2、×4、×8、×12、×16和×32寬度的PCIe鏈路。每一個Lane上使用的總線頻率與PCIe總線使用的版本相關。

　　第1個PCIe總線規范為V1.0，之后依次為V1.0a，V1.1，V2.0和V2.1。目前PCIe總線的最新規范為V2.1，而V3.0正在開發過程中，預計在2010年發布。不同的PCIe總線規范所定義的總線頻率和鏈路編碼方式并不相同，如表41所示。

　　表41 PCIe總線規范與總線頻率和編碼的關系

　　如上表所示，不同的PCIe總線規范使用的總線頻率并不相同，其使用的數據編碼方式也不相同。PCIe總線V1.x和V2.0規范在物理層中使用8/10b編碼，即在PCIe鏈路上的10 bit中含有8 bit的有效數據；而V3.0規范使用128/130b編碼方式，即在PCIe鏈路上的130 bit中含有128 bit的有效數據。

　　由上表所示，V3.0規范使用的總線頻率雖然只有4GHz，但是其有效帶寬是V2.x的兩倍。下文將以V2.x規范為例，說明不同寬度PCIe鏈路所能提供的峰值帶寬，如表42所示。

　　表42 PCIe總線的峰值帶寬

　　由上表所示，×32的PCIe鏈路可以提供160GT/s的鏈路帶寬，遠高于PCI/PCI-X總線所能提供的峰值帶寬。而即將推出的PCIe V3.0規范使用4GHz的總線頻率，將進一步提高PCIe鏈路的峰值帶寬。

　　在PCIe總線中，使用GT（Gigatransfer）計算PCIe鏈路的峰值帶寬。GT是在PCIe鏈路上傳遞的峰值帶寬，其計算公式為總線頻率×數據位寬×2。

　　在PCIe總線中，影響有效帶寬的因素有很多，因而其有效帶寬較難計算。盡管如此，PCIe總線提供的有效帶寬還是遠高于PCI總線。PCIe總線也有其弱點，其中最突出的問題是傳送延時。

　　PCIe鏈路使用串行方式進行數據傳送，然而在芯片內部，數據總線仍然是并行的，因此PCIe鏈路接口需要進行串并轉換，這種串并轉換將產生較大的延時。除此之外PCIe總線的數據報文需要經過事務層、數據鏈路層和物理層，這些數據報文在穿越這些層次時，也將帶來延時。

　　在基于PCIe總線的設備中，×1的PCIe鏈路最為常見，而×12的PCIe鏈路極少出現，×4和×8的PCIe設備也不多見。Intel通常在ICH中集成了多個×1的PCIe鏈路用來連接低速外設，而在MCH中集成了一個×16的PCIe鏈路用于連接顯卡控制器。而PowerPC處理器通常能夠支持×8、×4、×2和×1的PCIe鏈路。

　　PCIe總線物理鏈路間的數據傳送使用基于時鐘的同步傳送機制，但是在物理鏈路上并沒有時鐘線，PCIe總線的接收端含有時鐘恢復模塊CDR（Clock Data Recovery），CDR將從接收報文中提取接收時鐘，從而進行同步數據傳遞。

　　值得注意的是，在一個PCIe設備中除了需要從報文中提取時鐘外，還使用了REFCLK+和REFCLK-信號對作為本地參考時鐘。