引言

涉足使用FPGA 的高速數據捕獲設計的人可能都聽說過新JEDEC標準這個時髦術語：JESD204B。最近，許多工程師聯系 TI，要求獲得JESD204B接口的相關資料，包括它與FPGA 如何工作，以及如何讓其設計更容易實現。那么，JESD204B到底是什么呢？本文將討論JESD204B標準的發展過程，以及它對系統設計工程師的意義。

是什么導致了JESD204B標準的出現？

大約十年以前，高速數據轉換器的設計師們從使用傳統單端CMOS接口，轉向使用差動LVDS 接口，因為后者實現了更高的數據速率。（CMOS接口速率被限制在約200Mbps 。）LVDS 接口還改善了信號線路和電源的噪聲耦合。這種接口的缺點是在低采樣速度下功耗更高。這便給了CMOS接口一個存在的理由，直到今天人們仍然在使用。

但是，隨著模數轉換器（ADC） 的發展，其要求更快的采樣速率和更高的通道密度，行業要求使用比并行LVDS 更快速、功效更高的數字接口。為了克服這個挑戰，2006 年4月，JEDEC制訂并批準了一種真正的串行接口（稱作JESD204）。JESD204 接口被定義為一種單通道、高速串行鏈路，其使用高達3.125 Gbps 的數據速率把單個或者多個數據轉換器連接至數字邏輯器件。它需要向轉換器和FPGA 發送一個公共幀時鐘，以對幀進行同步。

由于僅支持一條通道和一條串行鏈路，因此JESD204很快便被認為并不如之前希望的那樣有效。所以，在2008 年4月，該標準被修訂為JESD204A。JESD204A擴展了對多條對齊通道和多點鏈路的支持，但是最大速度仍然被限定在3.125 Gbps。這成了2011 年7月訂制JESD204B標準的推動力，其旨在克服幾種不同的系統設計問題。除將支持數據速率從3.125 Gbps 提高至12.5 Gbps以外，它還通過添加確定性延遲功能大大簡化了多通道同步。

什么是JESD204B標準？

JESD204B最高支持12.5 Gbps 的接口速度，使用器件時鐘代替之前使用的幀時鐘，并且擁有三個不同的子類。除高速以外，子類0可向下兼容JESD204A，但它并不支持確定性延遲。另外，SYNC 信號具有特殊的錯誤報告時序要求（請參見圖1）。子類1使用同步信號SYSREF 來在各器件之間發起和對齊局部多幀時鐘（請參見圖2）。它同步數據傳輸，并在數字鏈路之間實現已知、確定性延遲。子類2使用SYNC 信號，用于相同的目的（請參見圖3）。由于存在SYNC 時序限制，因此子類2通常用于500 MSPS 以下的數據速率。為了達到500 MSPS 以上的速度，具有一個外部SYSREF 時鐘的子類1常常是首選。

符合JESD204B標準的接收器具有一個彈性緩沖器，用于補償串行器/解串器（SerDes）通道之間的歪斜，它簡化了電路板布局。在最慢通道的數據到達以前，該彈性緩沖器會一直存儲數據。之后，同時釋放所有通道的數據，進行數字處理。這種歪斜控制是可能的，因為數據時鐘被嵌入到串行數據流中。

為什么關注JESD204B接口？

由于JESD204B標準的數據轉換器使用比以前接口都要高的速率串行化和發送輸出數據，因此數據轉換器和處理器或者FPGA 上要求的引腳數目大大減少，從而帶來更小的封裝尺寸和更低的成本。但是，引腳數目減少所帶來的最大好處是，印刷電路板（PCB） 的布局更加簡單，布線也更加容易，因為電路板上的通道更少了。

通過降低對于歪斜管理的需求，布局和布線進一步簡化。通過在數據流中嵌入數據時鐘以及接收器中彈性緩沖器的存在，讓降低歪斜管理需求成為現實。因此，不需要再彎彎曲曲地走線來匹配長度。JESD204B標準還允許更遠的傳輸距離。歪斜要求的降低，讓邏輯器件可以遠離數據轉換器，從而避免對敏感模擬部件產生影響。

另外，JESD204B接口可適應不同的數據轉換器分辨率。這樣，無需對收發器/接收器（Tx/Rx）板（邏輯器件）進行物理重新設計，便可用于以后的ADC和數模轉換器 （DAC） 。

這意味著LVDS接口的終結嗎？

CMOS接口通過低數據速率降低數據轉換器的功耗，而JESD204B接口則比傳統LVDS 接口擁有更多的優勢。那么，LVDS 接口還有機會存活下來嗎？

答案是肯定的。盡管JESD204B標準通過確定性延遲簡化了多通道同步，但是有一些應用要求最小延遲（理想情況下無延遲）。這些應用（例如：雷達等航空應用）需要對某個動作或者探測行為立即做出響應。必須讓所有潛在延遲都最小化。就這些應用而言，應該考慮LVDS 接口，因為JESD204B標準數據轉換器的數據串行化延遲被忽略了。

結論

本文討論了JEDEC JESD204B標準的發展過程，并說明了使用這種接口的諸多好處，包括更高的數據速率、更簡單的PCB布局、更小的封裝尺寸以及更低的成本。我們希望，讀者現在可以更加理解JESD204B 標準系統了。