大名鼎鼎的Rambus近期宣布，推出全球首個PCIe 6.0接口子系統，主要面向高性能數據中心、AI SoC等領域。Rambus的這套方案包括完整的PHY物理層、控制器IP，完整符合PCIe 6.0規范，針對異構計算架構全面優化，同時也支持最新的CXL 3.0規范，可優化內存資源。其中的PCIe 6.0控制器，就是Rambus今年年初發布的，也是全球第一個同類方案。

PCIe 6.0被認為該標準誕生19年來最具革命性的一次飛躍，不僅數據傳輸率再次翻番最高可達64GT/s，x16單向帶寬128GB/s、雙向帶寬256GB/s，更是升級為1b/1b編碼的PAM4脈沖調制、提升信號完整性和信號穩定性的ECC前向糾錯機制、提升高帶寬效率的FLIT流量控制單元、更高安全級別的IDE引擎。當然，它依然保持了對PCIe 5.0、PCIe 4.0、PCIe 3.1/3.0的向下兼容。現階段，PCIe 5.0才剛剛開始進入市場，PCIe 6.0為時尚早，首批支持的平臺之一將是Intel下下下下代至強，代號Diamond Rapids。對于即將到來的PCIe 5.0信號和下一代的PCIe 6.0信號，在PCI-SIG制定的規范文檔中還有很多細節知識可供研究。對于未來的PCIe 5.0 & 6.0而言，更主要的應用還是基于其物理層之上的CXL協議，這是改變服務器內部資源訪問方式的重大變革

淺談PCIE6.0;為什么要說是19年來最大革命

PCIe 6.0被認為是PCIe問世近20年以來變化最大的一次。坦率來說，PCIe 4.0/5.0都是對3.0的小修小改，比如依然采用基于NRZ（Non-Return-to-Zero）的128b/130b編碼。PCIe 6.0則改用PAM4脈沖調幅信令，1b/1b編碼，單個信號就有能四種編碼（00/01/10/11）狀態，比之前翻番，允許承載最高30GHz頻率。不過，由于PAM4信號比NRZ脆弱，所以配套上馬了FEC前向糾錯機制，糾正鏈路中的信號錯誤，保障數據完整性。除了PAM4和FEC，PCIe 6.0的最后一項主要技術就是在邏輯層使用FLIT（流量控制單元）編碼。其實，PAM4、FLIT都不算新技術，在200G+的超高速以太網早已應用，其中PAM4沒能大規模推廣的原因在于物理層成本太高。另外，PCIe 6.0依然保持了向下兼容。

PCIe 6.0按照傳統繼續讓I/O帶寬翻番達到64GT/s，應用到實際中，PCIe 6.0 x1單向實際帶寬8GB/s，PCIe 6.0 x16單向帶寬128GB/s、雙向帶寬256GB/s。?如今廣泛使用的PCIe 4.0 x4 SSD，到時候只需要PCIe 6.0 x1就可以搞定。PCIe 6.0將延續PCIe 3.0時代引入的128b/130b編碼方式，除了原有的CRC外，有趣的是，新的通道協議還支持在以太網、GDDR6x中被使用過的PAM-4編碼，取代PCIe 5.0 NRZ，可以在單個通道、同樣時間內封包更多數據，以及被稱為前向糾錯(FEC)的低延遲數據糾錯機制，以使增加帶寬變得可行且可靠.

很多人可能會疑問，PCIe 3.0的帶寬很多時候都用不完，PCIe 6.0有啥用？由于包括人工智能在內的數據饑渴型應用的增加，更快傳輸速率的IO通道逐漸成為專業市場客戶的需求，PCIe 6.0技術的高帶寬能讓包括加速器、機器學習和HPC應用需要高IO帶寬產品性能得到充分釋放。不斷發展的汽車行業是半導體的熱點，PCI-SIG也希望能從中受益，PCI-Special Interest Group已成立新的PCIe技術工作組，專注于如何提高PCIe技術在汽車行業的應用，因為該生態系統對帶寬的需求增加非常明顯，但作為能夠將微處理器、GPU、IO設備和數據存儲連接起來數據通道，PC要獲得PCIe 6.0接口的支持，主板廠商需要格外小心地布置能夠處理高速信號的走線，而芯片組廠商也需要做好相關的準備工作。

英特爾一位發言人拒絕發表何時在設備中加入PCIe 6.0支持，但確認消費級Alder Lake和服務器側的Sapphire Rapids、Ponte Vecchio都將支持PCIe 5.0、NVIDIA方面同樣拒絕何時引入PCIe 6.0，但用于數據中心的BlueField-3 DPU已經支持PCIe 5.0；PCIe Spec只是規定了物理層需要實現的功能、性能與參數等，置于如何實現這些卻并沒有明確的說明。也就是說，廠商可以根據自己的需要和實際情況，來設計PCIe的物理層結構來保證功能即可！線纜廠商可以發揮的空間將更大！

編輯：黃飛

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