PCIe 5.0基礎規范v1.0在2019年年中發布以后，Synopsys發布了世界上第一款支持PCIe 5.0 基礎規范v1.0的IP，并展示了在其實驗室驗證Tx/Rx性能的環境【1】，Intel也在2019年PCI-SIG開發者大會上發表的文章展示了基于10nm工藝的PCIe 5.0 32GT/s SerDes分析與驗證的場景【2】，在10月份，Synopsys與Intel聯合展示了Synopsys的DesignWare PCIe 5.0 IP與Intel下一代XEON處理器的進行完整的系統互操作實驗【3】。

今年雖然遭遇了疫情，但PCI-SIG依然有條不紊的制定PCIe 5.0 CEM 規范和測試規范，PCI-SIG下屬工作組包括CEM工作組 和SEG工作組展開了非常多的線上技術討論，并組織了虛擬的workshop和開發者大會。陸續更新了PCIe 5.0 CEM 0.7/0.9版本規范【4】，在今年10月，更新了PCIe 5.0 PHY Test Spec 0. 5版本【5】。這些版本的發布，意味著PCIe 5.0系統規范和測試規范已經進入到最后完善及步入驗證實施的階段。

圖1 PCIE5.0規范進程

另外，按照去年PCI-SIG發布的路線圖，基于兩年一次規范版本升級、速率翻番的計劃，2021年協會將發布基于PAM-4技術的PCIe 6.0規范，目前協會也在開展PCIe 6.0 基礎規范的開發，最近協會發布了PCIe 6.0基礎規范發布了0.7版本【6】，供協會會員審核與討論。

圖2 PCIE6.0規范箭在弦上

為了推動PCIe 5.0測試規范的完善、芯片與系統廠商的早期驗證及驗證測試儀器廠商的測試方案，PCI-SIG計劃在2021年2月底舉行PCIe 5.0 (32GT/s only) 初步的FYI 測試活動，測試內容包括LEQ, TX/PLL, Link Transaction and Configuration測試，也會對PCIe 5.0 CEM測試夾具進行驗證。現在協會已經發出邀請接受相關報名。

本文主要的目的是梳理目前PCIe 5.0的關鍵技術的進展脈絡和測試方法思路。因為測試規范還沒有定稿，有些內容在協會還處于討論階段，未來還會繼續優化和改進，請大家關注PCI-SIG后續的會議及其發布的文件規范。作為PCI-SIG董事會成員中唯一測試測量方案供應商，我們也歡迎行業內各位專家與Keysight進一步深入交流與合作。

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PCIe?5.0 CEM 規范和測試規范的更新

鏈路損耗總體規劃和分配

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包括CPU和AIC 芯片封裝在內的端到端總鏈路損耗- 36dB @ 16GHz，對于由兩個連接器如通過Riser卡轉接的方式需要考慮總體損耗裕量，通常要在鏈路中加入Re-timer芯片。在最近的規范中明確了插卡AIC總的損耗，不論是發射路徑或者接收路徑，包括從金手指邊緣經過PCB，過孔，隔值電容，芯片封裝等，總損耗不能超過-9.5 dB @16GHz。PCIe 5.0金手指插槽采用SMT的插座，損耗不能超過-1.5 dB@16GHz。另外CPU封裝典型損耗-8.5dB，AIC芯片封裝損耗-4.2dB。理解PCIe 5.0的鏈路損耗，對于Tx/Rx測試所需要搭建的拓撲結構就會有更清楚的認識。

圖3 PCIE5.0 CEM規范定義的鏈路裕量分配

Tx測試的指標要求與測試方法

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1.?PCIe 5.0的CEM中定義了系統主板和AIC卡的Tx眼圖指標如下：

圖4 PCIE5.0 CEM規范TX端眼圖指標

Tx測試是基于上述的系統鏈路分配的組網環境下完成的，包括測試通道以及對端芯片封裝模型，具體測試組網將在下面的第3點詳細說明。另外，在做眼圖的信號參數計算時，需要經過PCIe 5.0基礎規范里定義CDR和接收均衡器 (CTLE+DFE) 模型，如下圖所示。

圖5 PCIE5.0 CDR和均衡模型

目前官方已經發布了初步的PCIe 5.0軟件工具Sigtest Phoenix 5.0.10 Beta版本，支持基礎規范和CEM規范的大部分校準和測試場景，相信后續還會逐步完善。

2.?對系統主板的測試，PCIe 5.0 32 GT/s不再使用Dual Port 測試方法，也就是說，測試Tx時只需要將測試Data Lane的差分信號接到示波器，不需要同時捕獲差分時鐘信號。但有一點需要明確的是，在16 GT/s及以下速率依舊采用Dual Port測試方式，對于16 GT/s的測試采用同軸電纜連接的方式，仍然需要4通道同時打開時示波器維持25GHz帶寬。下圖展示了PCIe 5.0 32GT/s系統主板和AIC的測試組網方法。

圖6 ?PCIE5.0 CEM TX測試示意圖

3.自PCIe 4.0開始，CEM夾具里引入了可變ISI板夾具，這個夾具上設計了以接近0.5 dB損耗步進的若干差分走線對，在Tx/Rx測試之前，需要使用網絡分析儀VNA標定和選取合適的走線對，構建規范要求的總鏈路損耗目標。如上圖所示Tx測試時級聯經過標定的ISI走線對，以及示波器嵌入對端芯片封裝損耗。

有一點變化的是，對于PCIe 5.0 Tx測試，協會會也在考慮使用S參數嵌入的方式，取代可變ISI板，將上述的Tx測試組網簡化為下面的測試組網圖，在示波器內嵌入除了夾具和測試電纜外的鏈路損耗S參數：

圖7 采用軟件嵌入S參數方法簡化的CEM TX測試組網圖

在PCIe 5.0 PHY Test Spec v0.5中，對Tx測試已經按這種嵌入S參數的方式要求，但這種方式與硬件ISI夾具連接的方式對測量結果的一致性如何？PCI-SIG協會計劃在我前面提到的明年PCIe 5.0初步workshop中進行驗證和比對。需要注意，用S參數取代走線的方法這只適用于Tx測試，Rx測試仍然需要使用實際的可變ISI夾具板。

4.?在PCIe 4.0之前規范采用Dual Port的測試方法，基于系統主板的Common Clock架構，對系統發射端包括參考時鐘在內的特性進行評估，但PCIe 5.0取消了Dual Port的測試方法，只測試Tx信號鏈路特性，這對于提供參考時鐘架構下的主板和AIC互操作可能存在一定風險，所以從PCIe 5.0開始，對系統主板的參考時鐘有專門的測試要求，我們會在參考時鐘章節進行進一步闡述。

PCIe 5.0 CEM 測試夾具更新

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下圖是PCIe 5.0 CEM測試夾具的實物圖，CEM夾具和Base Spec夾具一樣適用了MMPX同軸接頭，采用低損耗板材，目前CEM夾具處于小批量狀態，在明年初的workshop上，將會和儀器廠商進行相關性的驗證。

圖8 PCIE5.0 夾具

夾具套件中包含了CBB，CLB和可變ISI板，及若干MMPX短線。需要使用頻率范圍至少20GHz的VNA，測量在PCIe 5.0 32GT/s的奈奎斯特頻率點16GHz下，電纜、夾具PCB、接頭、CEM插槽等損耗，選取Tx和Rx測試目標損耗所需要的ISI走線對，總體測量和標定方法與PCIe 4.0類似，如下所示，用Keysight PNA-X系列VNA測量完整通道組網損耗的測試實物圖，及標定夾具流程圖。

圖9 PCIE4.0/5.0完整測試組網鏈路損耗驗證示意和流程圖

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PCIe 5.0 CEM Tx測試的幾個問題

CEM Tx測試帶寬和采樣率的要求

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在PCIe 5.0 PHY Test Spec中，對于AIC或者系統主板Tx 信號質量一致性測試，要求示波器的帶寬設置為33GHz，采樣率至少達到128 GSa/s，如果示波器硬件采樣率達不到這個要求，允許使用Sin(x)/x內插，但至多允許加入一個內插點，也就是最多是原始采樣率的兩倍，保證每個UI至少有4個采樣點。

關于CEM Tx測試帶寬問題的理解，由于在系統級的測試，考慮到CEM端到端的鏈路損耗達到-36 dB@16GHz，原始信號(下圖綠色頻域譜線)經過傳輸測試通道的低通特性后，信號中的高頻成分被相當程度的抑制(-36dB @ 16GHz)，由于示波器本身的動態范圍的限制，高頻成分會淹沒在儀器本身的噪聲中，對信號均衡和重建來說，低信噪比的高頻成分并不會提升信號本身的計算精度，協會要求的33GHz帶寬是一個合理的選擇。但從另外一個角度來看，提升示波器的ADC分辨率并降低儀器本底噪聲是提升測量精度的不二選擇。

圖10??PCIE5.0 CEM?TX測試帶寬

還需要注意兩點：

1.?上述要求針對的是Tx的信號質量測試的示波器帶寬選擇，對于Tx Link EQ與上述的要求一致，同樣是33GHz帶寬，128GSa/s采樣率。但有一點需要注意，Tx Link EQ的測試組網中，BERT誤碼儀輸出的差分信號，以及DUT環回的差分信號，分別通過同軸分路連接的方式連接到示波器的4路通道，進行激勵響應測試，也就是說示波器在4通道同時工作時要滿足33GHz帶寬要求。

2.?PCIe 5.0測試在做Rx校準時，示波器帶寬至少需要50GHz。

圖11 PCIE5.0 TX LinkEQ測試組網示意圖

另外補充一點：PHY Test Spec定義的是對系統級別的測試要求，對于PCIe 5.0的芯片測試，要遵循PCIe 5.0 Base Spec，要求的示波器帶寬50 GHz。

測量精度的影響因素

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前面講到，由于信號經過鏈路衰減，以及示波器本身的動態范圍的影響，在Tx測試時規范要求了折衷的33GHz。在這種測量鏈路環境下，測試儀器本身和測試方法對測量結果的影響是不可忽略的，下面我們來分析一下，哪些因素會影響到信號的測量精度。示波器內的信號采集鏈如下圖所示：

圖12 示波器前端信號采集鏈路

信號進入示波器后，經過模擬前端包括衰減器、放大器、采樣器，再進入到ADC，示波器中所使用的半導體工藝、封裝設計、互連設計，ADC的垂直有效位數等的差異，會導致信噪比會存在差距。所以，降低儀器底噪、提升ADC的位數會為提升測量精度帶來非常大的幫助，在足夠采樣率的條件下，這些性能超過了采用更高采樣率對測量結果的影響。

另外從測量方法上來說，垂直刻度的設定會影響到測量的信噪比，測量時有一點比較重要的是，要優化垂直刻度，讓信號盡量充滿垂直滿量程，這樣會達到最佳的測量信噪比。在Keysight提交給協會的測試數據也驗證了這樣的觀點，從下表中可以看到，在相同的測試條件下：使用M8040A誤碼儀，加入一定的壓力，經過PCIe 5.0 Base夾具構建的36dB的損耗，設置相同的Preset P9，使用相同的接收CTLE DC Gain 10dB，示波器都優化調整了垂直刻度。

基于InP HB2C工藝MMIC前端、多芯片三維封裝互連和10bit ADC UXR系列示波器在PCIe 5.0的基于1e-12條件下的眼高、眼寬、TJ等結果有明顯更高的裕量。

表1 不同采樣率測試結果對比

以33GHz帶寬的UXR示波器為例，在相同垂直滿量程的條件下，UXR的底噪指標是同行33GHz帶寬示波器的一半水平。

圖13 ?不同型號示波器底噪對比

PCIe 5.0 參考時鐘抖動測試

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如前文所述，PCIe 5.0取消了系統主板Dual Port測試模式，但專門定義了參考時鐘的測試內容。

PCIe 4.0及之前的規范，參考時鐘的抖動要求只在基礎規范里有所體現，我們先來回顧一下在基礎規范中對參考時鐘抖動的要求，基于共同時鐘架構中Tx/Rx PLL及CDR的傳遞函數組合下，32 GT/s的參考時鐘抖動小于或等于150 fs RMS，考慮到系統互連引入的噪聲，這個指標放寬到250 fs RMS，但測試組網不同以往，32GT/s的參考時鐘需要通過50ohm端接的方式直接測量，也取消了之前定義的參考通道，這樣做主要是為了提升信噪比提高測量精度。

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圖14 Base Spec PCIe 5.0 REF CLK測試說明

在系統級的PCIe 5.0 PHY Test Spec v0.5版本已經列入了參考時鐘抖動的測試內容，將CLB邊緣SMP接口的時鐘信號直接通過同軸電纜接入示波器，示波器帶寬至少5GHz，這部分內容大家可以關注后續更新，目前抖動參數的范圍和抖動測試工具還處于TBD的狀態。

越來越高的參考時鐘抖動要求對測量工具的觸發抖動和本底抖動即通道間的固有抖動（差分測量需考慮通道間固有抖動）等指標都提出了越來越高的要求和挑戰。

10月底，Intel提交了參考時鐘初步建議，其中Rj的數值建議為200 fs，從測試的角度來看，由于規范要求的指標范圍非?？量?，雖然測試算法中會加入多組傳遞函數濾波器，但儀器自身的固有抖動如果太大，可能還是會對測量結果的裕度造成影響。在最近一次的PCI-SIG SEG工作組的會議中討論了相關的內容，后續會有進一步更新，包括Clock Jitter Tool，大家可以關注規范后續的進展。

圖15 REF CLK測試示意圖

另外， Intel已經向其OEM/ODM發布了Intel Clock Jitter Analysis Tool可以進行PCIe 5.0參考時鐘抖動測試，其中有一些很有特色的功能比如示波器底噪去嵌，Midbus探測，自動帶寬限制等功能。Keysight示波器內的D9050PCIC一致性測試工具也包含了PCIe參考時鐘抖動分析工具，Keysight示波器內的相噪分析選件D9020JITA使用了相噪分析儀E5052B的經典互相關算法，基于UXR系列示波器可以進行精確的參考時鐘相噪測量。

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PCIe 5.0 Rx測試

首先我們先來看一下5.0的校準：校準分為兩個測試點，如下圖所示，分別是在TP3點也就是BERT輸出經過電纜連接到示波器，分別校準信號幅度800mV/720mV，TxEQ，Rj，Sj，第二個部分是從TP3繼續延伸經過可變ISI板及CBB和CLB后的TP2點，示波器內嵌入芯片封裝S參數，以及經過參考CDR和均衡器后TP2P的壓力眼圖校準，TP2P校準的目標值分別為EH 15+/-1.5mV, EW 9.375+/-0.5ps。

圖16 PCIE5.0 RX測試校準點示意圖

需要注意的是32 GT/s的Rx校準要求示波器帶寬設置為50 GHz，采樣率大于或等于128 GSa/s，并且由于TP3點的校準電壓為差分800mV，50 GHz帶寬示波器通道的輸入電壓要滿足這個幅度測量量程，如果加入外部衰減器，因為TP2P點校準要經過最大loss達到37dB的損耗，在加入外部衰減器的情況下，信噪比再度惡化會造成校準精度的惡化。

完整的通道選取校準要從最大的包括封裝損耗的-37dB開始(PCIe4.0 PHY Test Spec v1.01標準也要求從最大-30dB開始)，搜尋Preset和CTLE組合，找到最大的EH*EW 眼面積，然后掃描Sj和DMI，以及可以調整Vswing，計算EH和EW是否落在EH 15+/-1.5mV, EW 9.375+/-0.5ps范圍，如果不滿足，就步進減小ISI pair，重復上述過程，注意每一步都要掃描Preset和CTLE組合，直到找到這個ISI pair，最小可用的ISI 損耗是-34dB。下圖是系統主板和AIC的完整通道校準組網。如果不能完全遵守規范的要求，可能導致加壓SJ/DMSI等達不到規范的要求，就無法真實反映DUT的Rx性能。

圖17 ?PCIE5.0 RX測試校準組網圖

下圖是系統主板Rx LEQ測試組網圖

圖18 SYS Board RX LEQ測試組網圖

Rx LEQ測試是評價被測件Rx對壓力信號的容忍性能，反映的是Rx端對抖動跟蹤能力和對惡化信號的均衡能力，以誤碼率來評價。

測試要盡量避免在環回路徑引入誤碼，由于服務器主板32 GT/s環回信號損耗較大，在環回測試時，信號經過CLB直接接入BERT ED，不加額外ISI板，可以訓練DUT目標TxEQ值，使環回信號Tx質量調優，SEG工作組也有討論允許在信號環回接到BERT的路徑上加入外部repeater，PCIe 5.0 Rx測試的BERT M8040A的ED自帶內部均衡器，也可以級聯外部均衡器M8047A，避免由于環回信號衰減引入的額外誤碼。下面的實驗場景模擬了在環回路徑損耗包括電纜損耗超過30dB的環回通道下，M8040A誤碼儀接收測試做到0誤碼。

圖19 ?M8040A RX LEQ環回驗證實測圖

小結

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最后做一個總結，下圖是Keysight 針對PCIe 5.0/6.0的完整測試方案，Keysight可以完整提供從建模、仿真、互連參數表征、Tx、PLL和Rx測試解決方案。

明年即將發布的PCIe 6.0標準將采用PAM-4技術，現有的方案硬件已經就緒，PAM-4信號天然的信噪比要比NRZ信號惡化9.6dB，它對噪聲更加敏感，對測量儀器來說，如前所述基于10bit ADC的和擁有業內最低底噪水平的UXR示波器能更好的應對這種挑戰；M8040A誤碼儀的碼型發生器PG和誤碼檢測器ED硬件支持NRZ和PAM-4，支持PCIe 5.0的鏈路協商，無需更換硬件或多種硬件模塊冗余。

圖20 ?Keysight PCIE5.0/6.0全面的仿真和物理層測試方案

小貼士

01

PCIE5.0發送端測試到底需要多少帶寬？

02

PCIE5.0鏈路測試推薦用什么型號的網絡分析儀？

針對鏈路測試，規范定義總損耗要求在36dB@16GHz。

因此針對系統級研發和測試要求，充分考慮性價比的情況下，一般E5080B即可滿足要求，產品信息和指標可以參考：

https://www.keysight.com/zh-CN/pdx-2990281-pn-E5080B/ena-vector-network-analyzer?nid=-32496.1267192&cc=CN&lc=chi

相關具體配置可以聯系是德科技相關窗口。

針對芯片級研發，考慮到更高性能要求，PNA系列是更佳選擇。

03

PCIE5.0 RX測試推薦什么型號的誤碼儀？

考慮到PCIE5.0及6.0以及向下兼容PCIE3.0/4.0?RX測試，當前推薦M8040A誤碼儀系統。M8040A誤碼儀系統當前不僅在業界的上游IP和頂層芯片玩家的PCIE5.0/6.0早期研發項目上得到廣泛應用，在廣大系統級客戶也已經在PCIE4.0/3.0系統上得到廣泛應用。M8040A誤碼儀系統甚至還能向下兼容支持PCIE2.0/1.1測試，并支持U.2/M.2接口測試。

參考文獻：

【1】https://www.synopsys.com/designware-ip/videos/pci-express.html?playlistVideoId=5997531321001

【2】https://members.pcisig.com/wg/PCI-SIG/document/13106

【3】https://www.design-reuse.com/news/48818/synopsys-pci-express-5-0-ip-interoperability-intel-s-xeon-scalable-processor.html

【4】https://members.pcisig.com/wg/PCI-SIG-WG_Members/document/14570

【5】https://members.pcisig.com/wg/PCI-SIG-WG_Members/document/14966

【6】https://members.pcisig.com/wg/PCI-SIG/document/folder/506

編輯：黃飛

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