本文設計的SelectMap接口配置系統由兩片FPGA和存儲器(Flash)構成，如圖1所示。設計中FPGA1選用了Xilinx公司Virtex系列芯片Vir-tex-5 XC5VSX95T，是需要進行配置的芯片。FPGA2內部嵌入了Leon3 CPU軟核，可利用該CPU軟核的存儲控制器模塊對Flash進行讀寫控制;利用FPGA內部豐富的資源，在FPGA2內部集成一個自定義的SelectMap接口控制IP核，主要用來產生FPGA的配置信號，這些SelectMap配置信號的狀態由嵌入在FPGA2內部的CPU Leon3軟核監控。該設計采用開源的Leon3軟核CPU，并且充分利用了FPGA豐富的資源，與通常的SelectMap配置系統相比，設計成本低，設計較靈活。

　Flash存儲器采用Intel公司的JS28F256P30T95，具有32 MB的存儲空間，用來存儲FPGA1的配置數據。因為Flash的每個地址空間中存儲著16位數據，Leon3 CPU處理器讀取Flash地址中的數據，然后把數據以字節形式傳送到FPGA2。這個過程中，CPU處理器所在的FPGA2為FPGA1提供配置時序控制信號。這些控制信號的產生由FPGA2內部集成的SelectMap接口控制IP核實現。該IP核的功能模塊由3個寄存器組成：配置寄存器、編程寄存器和輸入寄存器。每次CPU對Flash進行讀或寫操作時，這些寄存器存儲FPGA1的配置信號數據。其中配置寄存器和編程寄存器為只寫寄存器，輸入寄存器為只讀寄存器。詳細的邏輯框圖如圖2所示。CPU數據線在SelectMap接口控制IP核內部寄存器的構成如表2所列。

　　該配置邏輯模塊完成以下幾方面的功能：啟動FPGA1配置時序;向FPGA1內部傳入配置數據;監測FPGA1是否正常配置。使用嵌入式CPU軟核配置FPGA1的流程如下：

　　①啟動FPGA1的配置時序。CPU地址線選中FPGA2內部編程寄存器，數據線輸出FPGA1配置控制信號CS、WRITE和PROGRAM，將CS和WRITE置低，PROGRAM置高。

　　②監測FPGA的配置狀態。CPU地址線選中FPGA2內部輸入寄存器，接收FPGA1的輸出信號INIT，若其值為高，那么CPU開始發出FPGA1的配置數據，否則持續檢查INIT的值，直到其值為1。

　　③向FPGA1內傳送配置數據。CPU地址線選中FPGA2內部配置寄存器，數據線Data[15：8]輸出FPGA1的配置數據，Data[0]產生配置時鐘CCLK，在CCLK的上升沿FPGA1接收配置數據。配置數據傳送分兩步，首先Data[0]置0，然后Data[0]置1。CCLK產生一個上升沿，在此過程中Data[15：8]數據保持不變。重復此過程，CPU輸出FPGA1全部配置數據。

　　④檢查FPGA1是否配置成功。FPGA1的配置數據被傳送至結束時，CPU地址線選中FPGA2內部輸入寄存器，接收FPGA1的輸出信號DONE。若其值為高時，說明FPGA1配置成功，否則需要重新配置FPGA1。

　　SelectMap接口配置方式下FPGA的時序如圖3所示。

　　3 仿真及分析

　　FPGA2采用Xilinx公司的Virtex-5 XC5VFX70T，SelectMap接口控制IP核采用VHDL語言實現，嵌入式CPU軟核采用的是歐空局開發的Lcon3軟核。在XilinxISE 10.1平臺下完成對Lcon3 CPU軟核處理器、外圍控制器及自定義SelectMap接口控制IP核集成的設計、綜合，利用Modelsim SE6.0完成仿真。

　　SelectMap配置仿真波形如圖4所示。由于FPGA1(Virtex-5 XC5VSX95T)的配置數據較大，仿真出完整的配置過程是不現實的，圖中用5個字節的配置數據來代替FPGA的完整配置過程。為了把配置寄存器數據Data和并行配置的8位數據相對照，分離出了Data的高8位Data[15：8]。從圖中可以看出，在一次完整的配置過程中，CS和WRITE為低，PROGRAM為高，當監測到INIT為高時發出配置數據，在配置時鐘CCLK的上升沿接收8位配置數據，DONE信號為高電平指示配置完成。該仿真結果和SelectMap配置方式的FPGA時序一致，證明了本設計的正確性及可行性。

　　結語

　　通過使用嵌入式Lcon3 CPU軟核和FPGA及開發板上的存儲器件，實現了對Xilinx公司的FPGA進行SelectMap配置的一種有效的方案。該方法除了可以完成FPGA芯片的配置外，更重要的是可以靈活地在線升級系統、修改和調試FPGA程序。如果存儲空間夠大，可以存儲不同功能的FPGA程序代碼，這樣就可根據實際情況來加載不同代碼，甚至通過通信接口也可以方便地實現遠程下載代碼和更新系統，使整個系統可在線配置，增強了系統的適用性和靈活性。

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