引言

　　多內(nèi)核處理器給編程人員帶來了新的挑戰(zhàn)。在多內(nèi)核項目中，半數(shù)以上的成本來自軟件開發(fā)。多內(nèi)核編程的具體挑戰(zhàn)是非對稱多內(nèi)核處理器 (AMP)，因為其中相同的器件中駐留著 RISC 與 DSP 內(nèi)核等不同類型的處理單元。這主要是因為操作系統(tǒng) (OS) 對資源管理與負載均衡的支持非常薄弱甚至根本沒有，導(dǎo)致可擴展性差與資源利用率低。德州儀器 (TI) 創(chuàng)新型 KeyStone II 多內(nèi)核架構(gòu)提供專用硬件幫助實現(xiàn)調(diào)度與負載均衡功能，可簡化多內(nèi)核可編程性。KeyStone II通過這些措施實現(xiàn)了多內(nèi)核編程的性能突破。

　　AMP 編程挑戰(zhàn)

　　隨著多內(nèi)核技術(shù)的演進，越來越多的 SoC 提供對稱多內(nèi)核架構(gòu)實現(xiàn)低成本以及更高的性能。典型的 AMP 具有運行在不同操作系統(tǒng)上的異構(gòu)內(nèi)核、硬件加速器以及非所有內(nèi)核共享的分布式存儲器。在對稱多內(nèi)核處理器 (SMP) 應(yīng)用中，內(nèi)核完全相同并運行支持相同共享存儲器架構(gòu)的相同操作系統(tǒng)，因此使用操作系統(tǒng)帶來的內(nèi)核間通信、調(diào)度以及負載均衡功能相對而言更為直接。AMP 器件的編程需要更高的并行編程技能，才能通過控制和協(xié)調(diào)不同的內(nèi)核及操作系統(tǒng)實現(xiàn)可滿足單內(nèi)核或 SMP 編程需求的高穩(wěn)定性及高性能。

　　傳統(tǒng)非對稱多內(nèi)核處理要求在編譯時對多內(nèi)核資源進行靜態(tài)分區(qū)。這樣做難度往往較大，因為運行時的軟件加載不能提前判別，尤其是 4G LTE、LTE Advanced 以及云計算等尖端技術(shù)。一般解決辦法是預(yù)留額外的空間，以確保系統(tǒng)在最惡劣應(yīng)用條件下也能正確運行。資源過度分配的不利影響是資源利用不足，最終會導(dǎo)致產(chǎn)品成本上升。另一方面，首次使用時或者引入新功能、需要現(xiàn)場強化或需求改更時，手動重新分區(qū)及軟件優(yōu)化會帶來大量的軟件工作。

　　同步性及處理器間通信 (IPC) 的效率在多內(nèi)核編程過程中至關(guān)重要。缺乏對各種同步性與 IPC 機制的適當硬件支持，會因過多的軟件開銷而導(dǎo)致多內(nèi)核利用低下，降低系統(tǒng)性能。

　　這對 AMP 多內(nèi)核系統(tǒng)而言尤為如此，因為難以實現(xiàn)軟件可擴展性與靈活性。

　　多內(nèi)核導(dǎo)航器助力實現(xiàn)創(chuàng)新

　　多內(nèi)核導(dǎo)航器是一種基于數(shù)據(jù)包的創(chuàng)新基礎(chǔ)設(shè)施，支持數(shù)據(jù)傳輸與多內(nèi)核控制。TI 異構(gòu) KeyStone 架構(gòu)完美整合了 DSP Core-Pac、ARM? CorePac、硬件 AccelerationPac 以及 I/O 外設(shè)。它們不但可通過 TeraNet 進行物理互連，而且可通過多內(nèi)核導(dǎo)航器進行邏輯互連。在 TI KeyStone II 架構(gòu)中，多內(nèi)核導(dǎo)航器不但包含可容納 1.6 萬個硬件隊列的隊列管理器，通常存放指向各種數(shù)據(jù)包(由描述符及數(shù)據(jù)有效負載組成)的指針，而且還包含 8 個 3,200 MIPS uRISC、用于傳輸數(shù)據(jù)的數(shù)據(jù)包 DMA 以及支持 100 萬個描述符的硬件數(shù)據(jù)結(jié)構(gòu)。此外，還可在 AccelerationPac 與 I/O 子系統(tǒng)中構(gòu)建數(shù)據(jù)包 DMA，這樣多內(nèi)核導(dǎo)航器無需內(nèi)核干預(yù)，便可將數(shù)據(jù)從任何單元傳輸至任何端點。

　　多內(nèi)核導(dǎo)航器為 CorePac、AccelerationPac 以及 I/O 提供統(tǒng)一接口，可將硬件隊列用于圖 1 所示的不同系統(tǒng)端點。這可為所有 IP 塊提供支持通用通信方式的 AMP 系統(tǒng)。多內(nèi)核導(dǎo)航器可充分利用內(nèi)建在隊列管理器中的 uRISC 內(nèi)核來管理流量路由、IPC、資源管理、調(diào)度以及負載均衡，從而可優(yōu)化和加速數(shù)據(jù)流。各種任務(wù)可由隊列管理器按需派送和分配給負載最輕的內(nèi)核或 IP 子系統(tǒng)。

　　圖 1：多內(nèi)核導(dǎo)航器子系統(tǒng)

　　多內(nèi)核導(dǎo)航器可提供高效率內(nèi)核間通信機制。硬件隊列與數(shù)據(jù)包 DMA 是 IPC 的基本構(gòu)建塊。某些隊列經(jīng)過精心設(shè)計，可對 IPC 內(nèi)核產(chǎn)生中斷。多內(nèi)核導(dǎo)航器內(nèi)部的 uRISC 內(nèi)核使用可編程中斷通知功能實現(xiàn)自動隊列監(jiān)控與管理。多內(nèi)核導(dǎo)航器可充分限制軟件開銷，降低同步時延，并可提高 IPC 吞吐量。此外，它還支持無鎖編程模型。圖 2 是使用多內(nèi)核導(dǎo)航器的 IPC 示意圖。

　　圖 2：使用多內(nèi)核導(dǎo)航器實現(xiàn)處理器間的通信

　　雖然采用 TI KeyStone II 硅芯片架構(gòu)已經(jīng)解決了多內(nèi)核挑戰(zhàn)，但只有應(yīng)用軟件開發(fā)人員充分發(fā)揮多內(nèi)核性能，才能真正實現(xiàn)這種硬件架構(gòu)的各種優(yōu)勢。在軟件方面，TI 正在投資標準編程方法，讓支持多內(nèi)核導(dǎo)航器的 KeyStone II 的各項優(yōu)勢充分體現(xiàn)在應(yīng)用中。行業(yè)中及學(xué)術(shù)界已經(jīng)涌現(xiàn)出大量有望成為標準的多內(nèi)核編程趨勢。所有這些方法的共同之處在于應(yīng)用軟件開發(fā)人員先通過語言表達，采用特定手段描述其應(yīng)用的并行性，然后再映射至底層運行時。該運行時可掌控將過程映射至底層硬件架構(gòu)。

　　Navigator Runtime 是一個可擴展薄軟件層，可幫助多內(nèi)核導(dǎo)航器實現(xiàn)更高水平的并行編程性能，提高可擴展性、移植性及效率。對 AMP 編程挑戰(zhàn)而言，多內(nèi)核導(dǎo)航器和 Navigator Runtime 的完美結(jié)合是一款功能強大的獨特解決方案。

　　Navigator Runtime 的主要功能是將工作任務(wù)分配給多個內(nèi)核。先將工作任務(wù)放入待執(zhí)行的虛擬隊列，然后由嵌入在多內(nèi)核導(dǎo)航器硬件中的 uRISC 內(nèi)核執(zhí)行中央調(diào)度。調(diào)度器根據(jù)優(yōu)先級、原子性以及本地性選擇工作任務(wù)，然后分配給軟件分配器。軟件分配器是駐留在每一個內(nèi)核中的 Navigator Runtime 的必備部件。分配器隨即將每項工作任務(wù)發(fā)送至處理元件執(zhí)行，處理元件可能是內(nèi)核、AccelerationPac 或 I/O 端點中的線程。

　　充分發(fā)揮多內(nèi)核導(dǎo)航器的作用，工作任務(wù)制定者及使用者的抽象可由 Navigator Runtime 完成。將嵌入式 uRISC 內(nèi)核用于集中調(diào)度工作(無需消耗主 DSP 或 ARM? 內(nèi)核的 MIPS)，可實現(xiàn)低開銷、低時延以及每個內(nèi)核 25 萬個任務(wù)的高吞吐量，實現(xiàn)無與倫比的并行編程性能。
圖 3 主要展示 Navigator Runtime 概念及其與多內(nèi)核導(dǎo)航器的互動。