從大學時代第一次接觸FPGA至今已有10多年的時間。至今記得當初第一次在EDA實驗平臺上完成數字秒表，搶答器，密碼鎖等實驗時，那個興奮勁。當時由于沒有接觸到HDL硬件描述語言，設計都是在MAX+plus II原理圖環境下用74系列邏輯器件搭建起來的。后來讀研究生，工作陸陸續續也用過Quartus II，Foundation，ISE，Libero，并且學習了verilogHDL語言，學習的過程中也慢慢體會到verilog的妙用，原來一小段語言就能完成復雜的原理圖設計，而且語言的移植性可操作性比原理圖設計強很多。

　　工作過的朋友肯定知道，公司里是很強調規范的，特別是對于大的設計（無論軟件還是硬件），不按照規范走幾乎是不可實現的。邏輯設計也是這樣：如果不按規范做的話，過一個月后調試時發現有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設計；如果需要在原來的版本基礎上增加新功能，很可能也得從頭來過，很難做到設計的可重用性。在邏輯方面，我覺得比較重要的規范有這些：

　　1.設計必須文檔化。要將設計思路，詳細實現等寫入文檔，然后經過嚴格評審通過后才能進行下一步的工作。這樣做乍看起來很花時間，但是從整個項目過程來看，絕對要比一上來就寫代碼要節約時間，且這種做法可以使項目處于可控、可實現的狀態。

　　2.代碼規范。

　　如果在另一個設計中的時鐘是40ns，復位周期不變，我們只需對CLK_PERIOD進行重新例化就行了，從而使得代碼更加易于重用。 b.信號命名要規范化。

　　1） 信號名一律小寫，參數用大寫。

　　2） 對于低電平有效的信號結尾要用_n標記，如rst_n。

　　3） 端口信號排列要統一，一個信號只占一行，最好按輸入輸出及從哪個模塊來到哪個模塊去的關系排列，這樣在后期仿真驗證找錯時后 方便很多。

　　4） 一個模塊盡量只用一個時鐘，這里的一個模塊是指一個module或者是一個entity。在多時鐘域的設計中涉及到跨時鐘域的設計中最好有專門一個模塊做時鐘域的隔離。這樣做可以讓綜合器綜合出更優的結果。

　　5） 盡量在底層模塊上做邏輯，在高層盡量做例化，頂層模塊只能做例化，禁止出現任何膠連邏輯（glue logic），哪怕僅僅是對某個信號取反。理由同上。

　　6） 在FPGA的設計上禁止用純組合邏輯產生latch，帶D觸發器的latch的是允許的，比如配置寄存器就是這種類型。

　　7） 一般來說，進入FPGA的信號必須先同步，以提高系統工作頻率（板級）。

　　8） 所有模塊的輸出都要寄存器化，以提高工作頻率，這對設計做到時序收斂也是極有好處的。

　　9） 除非是低功耗設計，不然不要用門控時鐘--這會增加設計的不穩定性，在要用到門控時鐘的地方，也要將門控信號用時鐘的下降沿 打一拍再輸出與時鐘相與。

　　10）禁止用計數器分頻后的信號做其它模塊的時鐘，而要用改成時鐘使能的方式，否則這種時鐘滿天飛的方式對設計的可靠性極為不利，也大大增加了靜態時序分析的復雜性。如FPGA的輸入時鐘是25M的，現在系統內部要通過RS232與PC通信，要以rs232_1xclk的速率發送數據。

　　時序是設計出來的

　　我的boss有在華為及峻龍工作的背景，自然就給我們講了一些華為及altera做邏輯的一些東西，而我們的項目規范，也基本上是按華為的那一套去做。在工作這幾個月中，給我感觸最深的是華為的那句話：時序是設計出來的，不是仿出來的，更不是湊出來的。在我們公司，每一個項目都有很嚴格的評審，只有評審通過了，才能做下一步的工作。以做邏輯為例，并不是一上來就開始寫代碼，而是要先寫總體設計方案和邏輯詳細設計方案，要等這些方案評審通過，認為可行了，才能進行編碼，一般來說這部分工作所占的時間要遠大于編碼的時間。

　　總體方案主要是涉及模塊劃分，一級模塊和二級模塊的接口信號和時序（我們要求把接口信號的時序波形描述出來）以及將來如何測試設計。在這一級方案中，要保證在今后的設計中時序要收斂到一級模塊（最后是在二級模塊中）。什么意思呢？我們在做詳細設計的時候，對于一些信號的時序肯定會做一些調整的，但是這種時序的調整最多只能波及到本一級模塊，而不能影響到整個設計。記得以前在學校做設計的時候，由于不懂得設計時序，經常因為有一處信號的時序不滿足，結果不得不將其它模塊信號的時序也改一下，搞得人很郁悶。

　　在邏輯詳細設計方案這一級的時候，我們已經將各級模塊的接口時序都設計出來了，各級模塊內部是怎么實現的也基本上確定下來了。由于做到這一點，在編碼的時候自然就很快了，最重要的是這樣做后可以讓設計會一直處于可控的狀態，不會因為某一處的錯誤引起整個設計從頭進行。

　　如何提高電路工作頻率

　　對于設計者來說，我們當然希望我們設計的電路的工作頻率（在這里如無特別說明，工作頻率指FPGA片內的工作頻率）盡量高。我們也經常聽說用資源換速度，用流水的方式可以提高工作頻率，這確實是一個很重要的方法，今天我想進一步去分析該如何提高電路的工作頻率。

　　我們先來分析下是什么影響了電路的工作頻率。

　　我們電路的工作頻率主要與寄存器到寄存器之間的信號傳播時延及clock skew有關。在FPGA內部如果時鐘走長線的話，clock skew很小，基本上可以忽略， 在這里為了簡單起見，我們只考慮信號的傳播時延的因素。信號的傳播時延包括寄存器的開關時延、走線時延、經過組合邏輯的時延（這樣劃分或許不是很準確，不過對分析問題來說應該是沒有可以的），要提高電路的工作頻率，我們就要在這三個時延中做文章，使其盡可能的小。我們先來看開關時延，這個時延是由器件物理特性決定的，我們沒有辦法去改變，所以我們只能通過改變走線方式和減少組合邏輯的方法來提高工作頻率。

　　1.通過改變走線的方式減少時延。

　　以 Altera的器件為例，我們在quartus里面的timing closure floorplan 可以看到有很多條條塊塊，我們可以將條條塊塊按行和按列分，每一個條塊代表1個LAB，每個LAB里有8個或者是10個LE。它們的走線時延的關系如下：同一個LAB中（最快） 同列或者同行 不同行且不同列。

　　我們通過給綜合器加適當的約束（不可貪心，一般以加5%裕量較為合適，比如電路工作在100Mhz，則加約束加到105Mhz就可以了，貪心效果反而不好，且極大增加綜合時間）可以將相關的邏輯在布線時盡量布的靠近一點，從而減少走線的時延。（注：約束的實現不完全是通過改進布局布線方式去提高工作頻率，還有其它的改進措施）

　　2.通過減少組合邏輯的減少時延。

　　上面我們講了可以通過加約束來提高工作頻率，但是我們在做設計之初可萬萬不可將提高工作頻率的美好愿望寄托在加約束上，我們要通過合理的設計去避免出現大的組合邏輯，從而提高電路的工作頻率，這才能增強設計的可移植性，才可以使得我們的設計在移植到另一同等速度級別的芯片時還能使用。

　　我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個輸出對應的判斷條件大于四輸入的話就要由多個LUT級聯才能完成，這樣就引入一級組合邏輯時延，我們要減少組合邏輯，無非就是要輸入條件盡可能的少，，這樣就可以級聯的LUT更少，從而減少了組合邏輯引起的時延。

　　我們平時聽說的流水就是一種通過切割大的組合邏輯（在其中插入一級或多級D觸發器，從而使寄存器與寄存器之間的組合邏輯減少）來提高工作頻率的方法。比如一個32位的計數器，該計數器的進位鏈很長，必然會降低工作頻率，我們可以將其分割成4位和8位的計數，每當4位的計數器計到15后觸發一次8位的計數器，這樣就實現了計數器的切割，也提高了工作頻率。

　　在狀態機中，一般也要將大的計數器移到狀態機外，因為計數器這東西一般是經常是大于4輸入的，如果再和其它條件一起做為狀態的跳變判據的話，必然會增加LUT的級聯，從而增大組合邏輯。以一個6輸入的計數器為例，我們原希望當計數器計到111100后狀態跳變，現在我們將計數器放到狀態機外，當計數器計到111011后產生個enable信號去觸發狀態跳變，這樣就將組合邏輯減少了。

　　上面說的都是可以通過流水的方式切割組合邏輯的情況，但是有些情況下我們是很難去切割組合邏輯的，在這些情況下我們又該怎么做呢？

　　狀態機就是這么一個例子，我們不能通過往狀態譯碼組合邏輯中加入流水。如果我們的設計中有一個幾十個狀態的狀態機，它的狀態譯碼邏輯將非常之巨大，毫無疑問，這極有可能是設計中的關鍵路徑。那我們該怎么做呢？還是老思路，減少組合邏輯。我們可以對狀態的輸出進行分析，對它們進行重新分類，并根據這個重新定義成一組組小狀態機，通過對輸入進行選擇（case語句）并去觸發相應的小狀態機，從而實現了將大的狀態機切割成小的狀態機。在ATA6的規范中（硬盤的標準），輸入的命令大概有20十種，每一個命令又對應很多種狀態，如果用一個大的狀態機（狀態套狀態）去做那是不可想象的，我們可以通過case語句去對命令進行譯碼，并觸發相應的狀態機，這樣做下來這一個模塊的頻率就可以跑得比較高了。

　　總結：提高工作頻率的本質就是要減少寄存器到寄存器的時延，最有效的方法就是避免出現大的組合邏輯，也就是要盡量去滿足四輸入的條件，減少LUT級聯的數量。我們可以通過加約束、流水、切割狀態的方法提高工作頻率。