目前高性能集成電路方面正在發生的架構改變將影響半導體產品的方方面面，包括從設計到終測和封裝。這一變化背后的驅動因素有兩個：(1)不斷增加的數據帶寬需求;(2)功率管理方面的需求。這兩方面的需求正在驅使設計師對出入IC的數據傳輸方式作出根本的改變。

　　設計工具和制造工藝已經改進到可用邏輯門數量已經不再是片上系統(SoC)性能的限制因素了。相反，性能限制因素主要是向芯片“內核”傳送數據的速度，以及功率管理和熱管理。過去，可以通過增加并行總線帶寬來傳送較大的數據量，但這種方法在功耗、引腳數量、封裝以及PCB成本等方面都有缺點。

　　實際上由于互聯層之間的電容和電感特性，在現有的并行總線上傳輸高速數據時還面臨一些其它限制。當線上的數據率高達約1Gbps時，上升時間、抖動、通道間和分布式時鐘擺率特性等這些并行總線設計中固有的問題將開始成為關鍵的限制因素。

　　這些限制因素激勵著數據通信領域的數字設計工程師門在十年前就開始考慮串行技術。通過在為數不多的串行信道(圖1)上實現非常高的數據率，他們發現數據量和功率預算要求都能得到滿足。高速串行總線(HSSB)的很多物理性能與并行總線不同。主要的差別包括：

　　對于發送和接收等量的數據來說所需的連接點數量更少

　　串行總線為點對點連接，而傳統的并行總線則是多點對多點連接

　　串行總線為單向的數據通道，而傳統的并行總線則是雙向

　　串行總線的電壓擺幅小，可以支持更高速率的數據傳輸

　　串行總線采用差分信號，克服了影響低電壓擺幅的共模噪聲

　　與傳統的并行方式相比，串行的定時和數據捕獲方式有根本不同

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　　圖1：采用高速串行總線的PC架構。

　　高速測試方面的挑戰

　　在以不是太高的成本通過HSSB提供這些呈指數式增長的傳輸速率方面測試公司將扮演關鍵的角色。像PCI Express I和II、HyperTransport 2.0和3.0、XAUI、XDR、RapidIO以及 InfiniBand這些高速接口將被越來越多地用來提供更高的數據率(圖2)。但是，高速數據總線帶來了一些很大的測試挑戰，在這里，傳統的功能測試和簡單的可測性設計(DFT)方法學不再適用。在高端自動測試設備(ATE)平臺上的傳統“功能”測試流程能夠提供很全面的測試覆蓋，但這些經過生產驗證的方法存在較大的缺點，比如成本較高，測試編程復雜。此外，每個引腳的成本隨著高速數據應用中總線速率的升高而升高，這也使得傳統的功能測試方法漸不可行。

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　　圖2：到2010年數據率將超過10 Gbps，因此測試行業需要創新的測試方法來克服高速總線方面的挑戰。

　　于是制造商們又轉向能夠實現更全面和成本優化的高速總線測試的環回技術(即：利用設備本身提供測試數據然后接收返回到設備的數據進行確認)。圖3 給出了一個簡化的PCI Express通道以及可能不同的環回位置，從有助于晶圓探測的純內部環回點，到被測器件(DUT)外面的環回位置。環回測試非常有效，不過實現的方式也非常重要，因為要考慮高速信號的典型損耗預算。損耗預算決定了可接受的信號劣化的程度，它通常需要考慮三個因素，即發射器，接收器和內部互聯，所有這幾項都將劣化信號的“眼圖”，從而影響測試覆蓋率。

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　　圖3：在簡化的PCI Express單通道中可能的環回位置。

　　迄今為止，像“近端環回”這類替代性DFT技術已經為高端消費電子和運算應用方面的測試設備帶來了良好的成本效益(通過ATE中的簡化編程和降低投資)。目前的近端環回技術簡單并具成本效益，不過在解決像抖動、信號變化以及導致測試不完整甚至漏測的協議性能等問題方面卻無能為力。近端環回技術可以通過在I/O引腳之間創建通路而被設置到被測器件中。但是，在覆蓋率方面，其固有的低成本和簡單性將大打折扣。它沒有參數測量，缺乏信號控制，具有較低的與信號完整性或誤碼相關的故障發現概率等。例如，一個簡單的內部環回，或負載板環回，將使一個邊際接收器“隱藏”在強健發射器的陰影中，并通過環回測試。在較低的速率上都存在這些不確定性的時候，如果許諾3Gbps以上的覆蓋率將是冒險的方式。于是，半導體制造商需要尋找新的DFT技術來對影響器件和系統性能的關鍵變量實現靈活全面的測試。