3 FPGA的邏輯設(shè)計(jì)

　　FPGA器件要實(shí)現(xiàn)的功能是從A／D器件讀取數(shù)據(jù)，然后通過局部總線將數(shù)據(jù)傳送給CY7C09449內(nèi)部的雙端口SRAM。對(duì)FPGA的邏輯編程是在Quatus6．0下進(jìn)行的。頂層邏輯設(shè)計(jì)使用原理圖設(shè)計(jì)方法，把FPGA的邏輯分為3個(gè)模塊，每個(gè)模塊內(nèi)部邏輯使用文本設(shè)計(jì)方法，使用VHDL語言編程。FPGA內(nèi)的邏輯模塊如圖2所示。

圖二

　　A／D控制模塊產(chǎn)生A／D器件的控制信號(hào)，從A／D讀取數(shù)據(jù)，然后寫入FIFO。AD控制模塊的功能相對(duì)比較簡單，也比較容易實(shí)現(xiàn)。

　　因?yàn)樵跀?shù)據(jù)采集的過程中A／D采樣速度數(shù)據(jù)是固定的，但是數(shù)據(jù)傳輸有時(shí)速度很快而有時(shí)因?yàn)榈却霈F(xiàn)短時(shí)的阻塞。所以必須要有FIFO來緩沖采集的數(shù)據(jù)。FIFO模塊是用Quatus6．0的向?qū)傻模恍枰O(shè)定有關(guān)參數(shù)即可。FIFO的寫入和讀取使用同步接口邏輯，F(xiàn)IFO的存儲(chǔ)寬度是32位，其深度是512。

　　局部總線控制模塊從FIFO中讀取數(shù)據(jù)然后寫入CY7C09449的SRAM中。CY7C09449的局部總線支持同步數(shù)據(jù)傳輸，雖然它也兼容異步數(shù)據(jù)傳輸，但FPGA的局部總線控制模塊選用了同步數(shù)據(jù)傳輸邏輯，因?yàn)檫@樣可以獲得更高的數(shù)據(jù)傳輸速度。CY7C09449的局部總線支持最高的時(shí)鐘速度是50MHz，一次同步的突發(fā)數(shù)據(jù)傳輸在給出讀或?qū)懙钠鹗嫉刂分?，每個(gè)時(shí)鐘周期可以傳送一次數(shù)據(jù)。CY7C09449局部總線的數(shù)據(jù)總線寬度是32位，這使得局部總線的最高傳輸速度達(dá)200Mb／s。

　　在CY7C09449的局部總線上，F(xiàn)PGA處于類似于微處理器的地位，控制著局部總線數(shù)據(jù)傳輸?shù)闹鲃?dòng)權(quán)。FPGA的邏輯設(shè)計(jì)中，局部總線控制模塊的邏輯設(shè)計(jì)是獲得高速數(shù)據(jù)傳輸?shù)年P(guān)鍵。同步數(shù)據(jù)傳輸要比異步數(shù)據(jù)傳輸?shù)倪壿嫃?fù)雜得多。在局部總線控制模塊的邏輯設(shè)計(jì)中使用了狀態(tài)機(jī)，其設(shè)計(jì)的關(guān)鍵在于狀態(tài)機(jī)的狀態(tài)的定義和在各種條件下狀態(tài)的轉(zhuǎn)換。為了簡單起見這里不對(duì)多塊數(shù)據(jù)傳輸控制、中斷信號(hào)產(chǎn)生邏輯作討論而只介紹傳送一個(gè)數(shù)據(jù)塊的邏輯。

　　狀態(tài)機(jī)共定義了7個(gè)狀態(tài)，各種狀態(tài)的轉(zhuǎn)換關(guān)系見圖3。

圖三

　　在論述狀態(tài)機(jī)的工作過程之前，先就影響狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換的一些信號(hào)作說明。

　　Reset信號(hào)就是CY7C09449的引腳RSOUTD輸出的信號(hào)，它由低到高的轉(zhuǎn)變將啟動(dòng)FPGA進(jìn)行一次數(shù)據(jù)采集。

　　FifoEmpty信號(hào)是由FIFO模塊提供的，用來指示FIFO是否為空，它為1時(shí)表示FIFO是空的，沒有數(shù)據(jù)要傳輸，否則表示FIFO內(nèi)有數(shù)據(jù)等待傳輸。

　　RdyOut信號(hào)是CY7C09449的引腳RDY OUT提供的信號(hào)，它用來指示CY7C09449的局部總線是否準(zhǔn)備好數(shù)據(jù)傳輸。當(dāng)RdyOut為高電平，表示CY7C09449的局部總線已經(jīng)準(zhǔn)備好數(shù)據(jù)傳輸，反之表示CY7C09449的局部總線未準(zhǔn)備好數(shù)據(jù)傳輸。

　　Last信號(hào)是用來指示將要寫的數(shù)據(jù)是否為本次突發(fā)傳輸要寫的最后一個(gè)數(shù)據(jù)。這個(gè)信號(hào)由局部總線控制模塊內(nèi)部產(chǎn)生。局部總線控制模塊內(nèi)部有一個(gè)計(jì)數(shù)器，當(dāng)準(zhǔn)備一次突發(fā)傳輸?shù)臅r(shí)候，就將要傳送的數(shù)據(jù)長度放入這個(gè)計(jì)數(shù)器內(nèi)，每傳送一個(gè)雙字?jǐn)?shù)據(jù)計(jì)數(shù)器的值就減去1，當(dāng)且僅當(dāng)計(jì)數(shù)器的值等于l的時(shí)候Last就為高電平。

　　現(xiàn)在就狀態(tài)機(jī)的工作過程作簡要說明：

　　當(dāng)Reset由0轉(zhuǎn)變到l時(shí)就啟動(dòng)一次數(shù)據(jù)傳輸。狀態(tài)機(jī)首先進(jìn)入T1寫地址狀態(tài)。

　　狀態(tài)機(jī)在T1寫地址狀態(tài)將本次數(shù)據(jù)傳輸存放在CY7C09449內(nèi)SRAM的起始地址及有關(guān)控制信號(hào)送到局部總線上。T1狀態(tài)之后無條件進(jìn)入T2等待讀FIFO數(shù)據(jù)狀態(tài)。

　　在T2等待讀數(shù)據(jù)狀態(tài)，如果FifoEmpty=1，將繼續(xù)等待，如果FifoEmpty=0，將進(jìn)入T3讀FIFO狀態(tài)。

　　在T3讀FIFO數(shù)據(jù)狀態(tài)，狀態(tài)機(jī)發(fā)出有效的讀FIFO控制信號(hào)，如果從FIFO讀取的數(shù)據(jù)是最后一個(gè)將要寫入CY7C09559的數(shù)據(jù)，那么就進(jìn)入狀態(tài)T5，否則進(jìn)入狀態(tài)T4。

　　T4等待寫并可能讀狀態(tài)是很關(guān)鍵也很復(fù)雜的狀態(tài)，在這個(gè)狀態(tài)下影響狀態(tài)機(jī)行為的信號(hào)比較多。在圖3中，確定T4狀態(tài)的下一個(gè)狀態(tài)的條件被標(biāo)上序號(hào)，序號(hào)小的條件是被優(yōu)先考慮的條件。滿足條件（1），RdyOut=0，表示CY7C09449沒有準(zhǔn)備好數(shù)據(jù)傳輸，所以要仍在狀態(tài)T4繼續(xù)等待。不滿足條件（1），滿足條件（2），F(xiàn)ifoEmptV=1是表示CY7C09449已經(jīng)準(zhǔn)備好數(shù)據(jù)傳輸，同時(shí)FIFO是空的，所以下一個(gè)狀態(tài)要進(jìn)入T2等待讀FIFO數(shù)據(jù)狀態(tài)。不滿足條件（1）、（2），滿足條件（3）表示CY7C09449已經(jīng)準(zhǔn)備好數(shù)據(jù)傳輸，同時(shí)FIFO非空，同時(shí)將要傳輸?shù)臄?shù)據(jù)是本次傳輸?shù)淖詈笠粋€(gè)數(shù)據(jù)，所以要下一個(gè)狀態(tài)要進(jìn)入狀態(tài)T5等待寫最后一個(gè)數(shù)據(jù)。滿足條件（4），也就是不滿足條件（1）、（2）、（3），表示本次往CY7-C09449寫了一個(gè)數(shù)據(jù)、又從FIFO讀了一個(gè)數(shù)據(jù)且不是最后一個(gè)要寫的數(shù)據(jù)，所以下一個(gè)狀態(tài)仍舊是T4。

　　在T5等待寫最后一個(gè)數(shù)據(jù)狀態(tài)，當(dāng)RdyOut=0表不CY7C09449沒有準(zhǔn)備好數(shù)據(jù)傳輸，所以要繼續(xù)等待。否則表示最后一個(gè)數(shù)據(jù)已經(jīng)可以寫入CY7C09449，所以下一個(gè)狀態(tài)要進(jìn)入T6空閑態(tài)。

　　在T6空閑狀態(tài)如果Reset=1就仍舊在空閑狀態(tài)，否則進(jìn)入T0復(fù)位狀態(tài)。

　　狀態(tài)機(jī)在每種狀態(tài)下要發(fā)出各種控制信號(hào)。有控制FIFO的Fif0Read信號(hào)，控制CY7C09449局部總線的Select、Strobe、Write和Blast信號(hào)。從這些信號(hào)的名稱就可以知道它們的作用，這里不再贅述。

　　局部總線控制邏輯通過使用同步數(shù)據(jù)傳輸控制方式，支持突發(fā)傳輸，加快了數(shù)據(jù)傳輸速度。