摘要：數字相關器在數字擴頻通信系統中應用廣泛,受數字信號處理器件速度限制,無法應用于高速寬帶通信系統,在此提出了一種基于流水線加法器的數字相關處理算法。該算法最大限度地減少了加法器進位操作,解決了基于全加器型數字相關器存在的進位延遲過大的問題,實現了時分多址體制下的同步段數字相關,提高了同步段相關的可靠性。

0引言

數字相關器是擴頻通信體制下數字中頻接收機核心部件之一，在數字擴頻通信系統中應用廣泛，但由于受數字信號處理器件速度限制，無法應用于高速寬帶通信系統。其中一個重要原因是高位數的加法器進位延遲過大，使得在一個采樣時鐘節拍內無法完成一次累加運算，而導致相關運算錯誤。隨著FPGA技術的快速發展，器件速度的不斷提升，這一問題一定程度得到改善，但仍然無法滿足高位數擴頻碼、高采樣速率和大動態范圍的數字相關器的工程實現，因此必須采用優化算法最大限度地減少加法器進位操作，從而降低電路延遲對數字相關處理的影響，較為可行的方法是通過流水線加法器構建數字相關器。

1 數字相關器基本模型分析

數字相關器類似于匹配濾波器，可以看作乘累加運算器，即輸入數據流同本地碼在采樣同步時鐘的驅動下(在一個時鐘節拍內)逐級相乘并累加。以32階數字相關器為例，假定中頻信號采樣速率是擴頻碼速率的4倍，輸入采樣數據流為補碼(如果輸入碼流是2進制碼應通過邏輯電路轉換成補碼)，可建立如圖1所示電路模型(全加器型)。

圖1所構建的數字相關器其特點是模型較為簡單，在進行FPGA邏輯電路設計時也較容易實現，同時在輸入信號動態范圍較小(采樣數據流數據帶寬較小)的情況下器對硬件資源的消耗也較少(不考慮乘法器消耗的資源)。但是當輸入信號動態范圍較大時，如采樣數據流數據帶寬超過8 b，中頻信號采樣速率超過40 MHz時此模型的缺陷就會暴露出來，其核心問題是∑求和加法電路要在一個時鐘節拍內必須完成32個8 b補碼數據的加法運算，而FPGA內部門到門的延遲會使每一位加法電路在進行運算時產生一定時間的暫態。當這種暫態逐級累加時就會造成一個時鈍單位內無法產生穩定、有效的輸出結果，同時如果輸入的數據流產生較多的進位，則會使相關結果出錯。

由上述可知，圖1所描述的相關器電路模型應用在實際的通信系統中會存在隱患，尤其是作為時隙信號同步頭字符相關處理時，有可能造成時隙同步的誤觸發。若作為位同步字符時會造成整時隙的接收數據較高誤碼。

除此之外，此模型還存在消耗FPGA內部大量乘法器資源的缺點，實際上，數字相關器的每一階所進行的采樣數據流同本地碼相乘操作其產生的數據結果并無實際物理意義，而有意義的僅是相乘之后符號，它直接決定了輸入碼流同本地碼匹配的結果。

由表1可見乘法器符號輸出的結果實際上是同或運算，即：相同為正，不同為負。因此以乘法器作為相關器符號判決器效率并不高，而且浪費了大量的乘法器資源，完全可以通過組合邏輯判決得到相同的結果。

2 流水線型數字相關器模型

針對全加器型數字相關器的不足，建立基于流水線和符號判決的全新相關器模型，如圖2所示。

3 信號處理流程

基于流水線加法器的數字相關器，其信號處理過程可分5個組成部分，即：數據擴位、補碼變換、抽取判決、流水延遲和累加傳遞。

3.1 數據擴位

相關器的設計必須要考慮到數據累加所產生的最大結果，它決定了相關器數據移位寄存器的位寬，無論是全加器型的還是流水型的數字相關器必須對輸入數據采取擴位處理。例如：一個32階8 b輸入位寬數字相關器，當輸入補碼數據流連續的32個碼元與本地碼符號一一對應，同時每個輸入碼元的數據絕對值均達到最大值127則累加的結果是25×127，即：數據由8 b擴大到13 b，如果相關器所采用的擴頻碼位數不是2n也以2n計算。通過上述分析可以得到一個相關器數據寄存器位寬公式：

式中：corro為相關寄存器位寬；indat為采樣數據流位寬；n為相關器階數以2為底數的冪次。確定了數據寄存器的位寬后就必須在數據流輸入相關器之前對其進行數據預處理，將數據擴位到最大動態范圍，由于輸入數據流是補碼，因此對正負數的擴位計算不同。下面的Veri-log HDL語言代碼描述了一個32階8 b輸入位寬數字相關器擴位電路的算法。

其中：indat為輸入采樣數據；indat_exp為輸入采樣數據擴位后的結果。

3.2 補碼變換