Silicon Laboratories (芯科實驗室有限公司, NASDAQ: SLAB)今日宣布推出業(yè)界首款通用時鐘緩沖器(clock buffer),可以用單顆IC替代多顆LVPECL、LVDS、CML、HCSL和LVCMOS緩沖器,而無需多個不同格式緩沖器
2012-11-06 09:08:202237 概述:MAX3625B是MAXIM公司生產的一款提供三路輸出的低抖動,高精度時鐘發(fā)生器。該MAX3625B是為網絡應用而優(yōu)化的低抖動,高精度時鐘發(fā)生器。該器件集成一個晶體振蕩器和鎖相環(huán)(PLL)時鐘
2021-05-18 07:39:05
的不確定性,導致抖動增加。在實際系統(tǒng)中,一個時鐘源要驅動多個器件,因此可使用時鐘緩沖器(通常稱為扇出緩沖器)來復制信號源,提供更高的激勵電平。圖 1. 使用扇出緩沖器創(chuàng)建大量單輸入頻率副本LMK00304
2018-09-13 10:11:44
》,掌握更多時鐘技巧,如如何測量抖動以及如何使用分數(shù) PLL 創(chuàng)建調制波形等;觀看《如何測量扇出緩沖器中的附加抖動》視頻;進一步了解我們面向無線及有線通信、工業(yè)以及汽車應用的時鐘產品系列。
2018-09-13 14:18:06
ADCLK846 / PCBZ,ADCLK846評估板是一款高性能時鐘扇出緩沖器。評估板采用高品質Rogers介電材料制造。傳輸線路徑盡可能差分地保持接近100歐姆
2019-02-21 09:54:43
2.5 V/3.3 V, 4個LVPECL輸出,SiGe時鐘扇出緩沖器
2023-03-28 15:01:21
AKD8181D,AK8181時鐘扇出緩沖器評估板。因此,很容易評估DC / AC特性并確認產品功能
2020-08-25 15:26:54
CDCLVC1102 低抖動 1:2 LVCMOS 扇出時鐘緩沖器
2023-03-28 18:26:07
CDCLVP1204是一個低附加抖動的LVPECL扇出緩沖器,它可以生成兩個可選的LVPECL、LVDS或LVCMOS輸入的四個副本。CDCLVP1204可以接受高達2ghz的基準時鐘頻率,同時提供低輸出
2020-07-09 10:05:06
本文為高速數(shù)據(jù)轉換器提供了一個低抖動時鐘源的參考設計,目標是在時鐘頻率高達2GHz時,邊沿間抖動《 100fs。對于1GHz模擬輸出頻率,所產生的抖動信噪比SNR為:-20 × log(2 × π × f × tj) = -64dB。
2021-04-15 06:28:19
使用,DC1795A安裝了100MHz基準電壓源和1GHz VCSO,電壓控制SAW振蕩器,具有正弦波輸出。所有差分輸入和輸出都有0.5個間隔的SMA連接器。 DC1795A具有四個交流耦合LVPECL輸出,具有50條傳輸線,適合驅動50個阻抗儀器。 LVDS / CMOS輸出是直流耦合的
2019-02-25 09:55:24
用它。時鐘連接到Artix-7上HR bank中的CC引腳,VCCO = 1.8V。由于HR bank僅支持LVDS_25,需要VCCO為2.5V,因此我增加了一個外部終端電阻。問題:可以直接將時鐘緩沖器的輸出連接到HR庫嗎?我需要在FPGA的輸入端添加交流耦合電容和直流偏置電阻嗎?謝謝
2020-07-24 15:16:28
:
由于不希望增加時鐘管理芯片增加成本,可否直接使用低抖動的有源晶振 2v5/3v3的輸出如圖連接?
或者 ,可否直接使用LVPECL輸出的有源晶振交流耦合至AD的時鐘引腳?
2023-12-22 06:29:38
高端時鐘緩沖器用戶不再需要面對抖動與電流的折衷
2021-04-06 06:24:31
中,一個時鐘源要驅動多個器件,因此可使用時鐘緩沖器(通常稱為扇出緩沖器)來復制信號源,提供更高的激勵電平。圖 1. 使用扇出緩沖器創(chuàng)建大量單輸入頻率副本LMK00304 扇出緩沖器就是一個很好的例子
2022-11-21 07:25:28
分配網絡上分配低抖動時鐘源。隨著系統(tǒng)要求的不斷提升,問題也隨之而來:時鐘線路上添加的簡單緩沖器會不會讓時鐘抖動變得更差?如果會,在添加簡單緩沖器之前應該考慮什么問題?圖 1:系統(tǒng)級說明 附加抖動定義
2022-11-22 07:13:40
測量扇出緩沖器中的附加抖動怎么計算?
2021-05-06 07:02:23
達到所需的系統(tǒng)抖動性能,一定要保持盡可能低的時鐘抖動,并在整個分配網絡上分配低抖動時鐘源。隨著系統(tǒng)要求的不斷提升,問題也隨之而來:時鐘線路上添加的簡單緩沖器會不會讓時鐘抖動變得更差?如果會,在添加簡單
2018-09-13 14:38:43
時鐘信號衰減會增加抖動,因此對驅動器輸出的端接很重要。為了避免抖動和時鐘質量降低的不利影響,需要使用恰當?shù)男盘柖私臃椒ā?種端接方法分享給你們。· Z0是傳輸線的阻抗;· ZOUT 是驅動器
2019-09-27 07:30:00
電路串聯(lián)在一起,可減少放大器輸出端的過沖。有沒有可能使用可變電壓控制的電流源來抑制放大器的過沖傾向。這是創(chuàng)建這種放大器以驅動開關電容負載的一種創(chuàng)新方法。好消息是,基于比較器的緩沖器通常是一種功耗比運
2021-04-02 07:32:16
怎么設計一種用于多路輸出時鐘緩沖器中的鎖相環(huán)?鎖相環(huán)主要結構包括哪些?
2021-04-20 06:27:26
與傳統(tǒng)的時鐘緩沖器相比,高速運算放大器有哪些優(yōu)勢?怎樣去設計一個靈活的時鐘緩沖器?
2021-04-14 06:35:37
增加時鐘管理芯片增加成本,可否直接使用低抖動的有源晶振 2v5/3v3的輸出如圖連接? 或者 ,可否直接使用LVPECL輸出的有源晶振交流耦合至AD的時鐘引腳?
2018-11-02 09:25:09
我們的設計利用了PCIe內核,該內核遇到了一些時序錯誤。為了確保設計得到適當?shù)募s束,我一直在審查所有輸入/輸出延遲,輸入抖動和系統(tǒng)抖動限制。在我們的設計中,PCIe時鐘源是125MHz振蕩器。我無法
2020-08-04 10:31:33
ADCLK948 / PCBZ,ADCLK948評估板是一款性能非常高的時鐘扇出緩沖器。評估板采用高品質Rogers介電材料制造。傳輸線路徑盡可能保持接近50歐姆
2019-02-21 09:54:06
(假定扇出數(shù)為140),為了減少扇出,用系統(tǒng)時鐘采樣,將M1信號驅動7個D觸發(fā)器, 然后將7個D觸發(fā)器的輸出端分給7個模塊,這樣每個復制點(DUP0~DUP6)平均扇出變?yōu)?0, M1的信號扇出變?yōu)?
2012-01-12 10:40:20
了就是下雨了。今天咱們來看看零延時緩沖器吧。也是由緩沖一詞想到的。它是指一種可以將一個時鐘信號扇出成多個時鐘信號,并使這些輸出之間有零延時和很低的偏斜的器件。此器件很適合用于要求輸入到輸出和輸出到輸入
2014-05-20 17:32:38
ADCLK946 / PCBZ,ADCLK946評估板是一款性能非常高的時鐘扇出緩沖器。評估板采用高品質Rogers介電材料制造。傳輸線路徑盡可能保持接近50歐姆
2019-02-21 09:55:44
時 ADCLK954 時 鐘緩沖器的輸出波形輸出端接時鐘信號衰減會增加抖動,因此對驅動器輸出的端接很重要,這可以避免信號反射,并可通過相對較大的帶寬實現(xiàn)最大能量傳輸。確實,反射可以造成下沖和過沖,嚴重降低信號
2018-10-17 15:12:30
US5S110A是一款高性能、低偏斜時鐘扇出緩沖器,此緩沖器可將一路單端輸入分配到兩組10路低抖動LVCMOS時鐘輸出。上電后,輸出默認狀態(tài)為低。當控制引腳(1G或者2G)保持低電平并且在CLK輸入
2021-11-15 11:23:54
US5S106一款高性能、低偏斜時鐘扇出緩沖器,此緩沖器可將一路單端輸入分配到6路低抖動LVCMOS時鐘輸出。上電后,輸出默認狀態(tài)為低。當控制引腳(1G)保持低電平并且在CLK輸入上檢測到負時鐘邊沿
2021-11-15 13:28:23
US5S108是一款高性能、低偏斜時鐘扇出緩沖器,此緩沖器可將一路單端輸入分配到8路低抖動LVCMOS時鐘輸出。上電后,輸出默認狀態(tài)為低。當控制引腳(1G)保持低電平并且在CLK輸入上檢測到負時鐘
2021-11-15 14:16:54
US5S110B是一款高性能、低偏斜時鐘扇出緩沖器,此緩沖器可將一路單端輸入分配到10路低抖動LVCMOS時鐘輸出。上電后,輸出默認狀態(tài)為低。當控制引腳(1G)保持低電平并且在CLK輸入上檢測到負
2021-11-15 15:00:27
S5S112是一款高性能、低偏斜時鐘扇出緩沖器,此緩沖器可將一路單端輸入分配到12路低抖動LVCMOS時鐘輸出。上電后,輸出默認狀態(tài)為低。當控制引腳(1G)保持低電平并且在CLK輸入上檢測到負時鐘
2021-11-15 15:06:14
US5S110是一款高性能、低偏斜時鐘扇出緩沖器,此緩沖器可將一路單端輸入分配到兩組10路低抖動LVCMOS時鐘輸出。
2022-06-21 15:45:45
低偏移、1 至 5、差動至 3.3V LVPECL 扇出緩沖器 Function Differential, Fanout Additive RMS jitter (Typ) (fs
2022-11-30 16:58:58
低抖動 1:2 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:14
低抖動 1:3 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:16
低抖動 1:6 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:16
低抖動 1:8 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:17
低抖動 1:10 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:18
低抖動 1:4 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:18
低抖動 1:12 LVCMOS 扇出時鐘緩沖器 Function Single-ended Additive RMS jitter (Typ) (fs) 70 Output
2022-11-30 16:59:19
ADCLK944是一款超快型時鐘扇出緩沖器,采用ADI公司專有的XFCB3硅鍺(SiGe)雙極性工藝制造。這款器件設計用于要求低抖動性能的高速應用。 該器件具有一路配中心抽頭、差分、100
2023-02-13 15:10:44
摘要:DS34T10x和DS34S10x系列TDM-over-Packet (TDMoP)芯片采用抖動緩沖器來補償包網絡中存在的報文時延差異。本應用筆記將解釋PDV的含義以及它如何影響通信質量,討論抖動緩沖器的作用
2009-04-20 10:51:32517 TI推出正弦至正弦波時鐘緩沖器
日前,德州儀器 (TI) 宣布推出業(yè)界最小型 4 通道、低功耗、低抖動正弦至正弦波時鐘緩沖器。作為正弦波時鐘緩沖器系列產品中的首款
2009-11-30 10:53:51815 TI新推高集成正弦波時鐘緩沖器可顯著降低成本,節(jié)省板級空間
日前,德州儀器 (TI) 宣布推出業(yè)界最小型 4 通道、低功耗、低抖動正弦至正弦波時鐘緩沖器。作為正弦
2009-12-01 08:43:111112 日前,德州儀器 (TI) 宣布推出 2 款最新通用時鐘緩沖器系列,進一步壯大其高性能時鐘緩沖器產品陣營。CDCLVC1310 LVCMOS 時鐘緩沖器可在晶振模式下實現(xiàn) –169 dBc/Hz 的業(yè)界領先相位噪聲
2012-04-05 08:47:281062 IDT最新的差分扇出緩沖器系列運行于1.8V,擁有堪比3.3V版本的AC性能,適用于高性能通信、計算和網絡應用。
2014-01-22 14:34:181926 如果您在通信行業(yè)工作,那么您可能很熟悉抖動對系統(tǒng)性能的影響。抖動不僅會降低數(shù)據(jù)轉換器的性能,而且還可在高速數(shù)字系統(tǒng)中產生誤碼。憑直覺判斷,給時鐘增加噪聲會增大系統(tǒng)其它部分的噪聲。因此我總是試圖通過選擇可帶來最小附加抖動的組件來最大限度地降低總體抖動。
2017-04-08 04:19:112643 LMK0033x是德州儀器(TI)推出的業(yè)界最低抖動的PCIe時鐘扇形緩沖器。現(xiàn)在就讓德儀的工程師向你介紹它的具體情況吧!
2018-06-13 11:52:004883 EngineerIt-測量時鐘扇出緩沖器的殘余噪聲
2018-08-13 00:23:003233 您正在尋找低附加相位噪聲(抖動)緩沖器,以將10MHz正弦波源作為參考時鐘分配到您的系統(tǒng)中。在查看來自不同供應商的幾個數(shù)據(jù)表之后,您意識到在這個相對較低的頻率下給出的性能信息不多。市場上大多數(shù)高性能
2019-04-16 08:18:002816 時鐘信號衰減會增加抖動,因此對驅動器輸出的端接很重要。為了避免抖動和時鐘質量降低的不利影響,需要使用恰當?shù)男盘柖私臃椒ā?種端接方法分享給你們。 Z0是傳輸線的阻抗; ZOUT是驅動器的輸出
2019-11-11 15:55:087113 ADCLK846:1.8 V、6 LVDS/12 CMOS輸出低功耗時鐘扇出緩沖器
2021-03-20 11:31:109 AD9523-1:低抖動時鐘發(fā)生器,14路LVPECL/LVDS/HSTL輸出或29路LVCMOS輸出 數(shù)據(jù)手冊
2021-03-21 14:28:081 AD9525: 8路LVPECL輸出低抖動時鐘發(fā)生器
2021-03-21 15:00:200 AD9508:1.65 GHz時鐘扇出緩沖器,集成輸出分頻器和延遲調整
2021-03-21 15:45:302 自適應抖動緩沖器-下載產生碼
2021-04-12 16:47:303 ADCLK950:兩個可選輸入、10個LVPECL輸出、SiGe時鐘扇出緩沖器數(shù)據(jù)表
2021-04-19 16:40:057 ADCLK946:六路LVPECL輸出,SiGe時鐘扇出緩沖器數(shù)據(jù)表
2021-04-19 21:21:447 UG-942:HMC6832 3.5 GHz、低噪聲、2:8差分扇出緩沖器評估板
2021-04-24 10:05:179 ADCLK954:兩個可選輸入、12個LVPECL輸出、SiGe時鐘扇出緩沖器數(shù)據(jù)表
2021-04-25 16:26:367 ADCLK948:兩個可選輸入、8個LVPECL輸出、SiGe時鐘扇出緩沖器數(shù)據(jù)表
2021-04-25 16:29:547 UG-892:評估HMC7043高性能、3.2 GHz、14輸出扇出緩沖器
2021-04-27 21:57:2811 HMC7043:高性能、3.2 GHz、14輸出扇出緩沖器數(shù)據(jù)表
2021-04-28 18:55:1113 ADH987S:3.3V低噪聲1:9扇出緩沖器DC-4.5 GHz數(shù)據(jù)表
2021-05-22 19:21:461 HMC6832:低噪聲、2:8差分扇出緩沖器數(shù)據(jù)表
2021-05-25 09:34:374 LTC6955:超低抖動、7.5 GHz、11輸出扇出緩沖器系列數(shù)據(jù)表
2021-05-27 20:57:089 差分輸出提供多達八路差分、低電壓正射極耦合邏輯(LVPECL)輸出。 圖1. 連接至ADCLK948扇出緩沖器的ADF4351 PLL(原理示意圖:未顯示所有連接和去耦)?現(xiàn)代數(shù)字系統(tǒng)經常要求使用
2021-06-05 21:37:121 自適應抖動緩沖器-下載產生碼
2021-06-16 11:08:384 的不確定性,導致抖動增加。
在實際系統(tǒng)中,一個時鐘源要驅動多個器件,因此可使用時鐘緩沖器(通常稱為扇出緩沖器)來復制信號源,提供更高的激勵電平。
圖 1. 使用扇出緩沖器創(chuàng)建大量單輸入頻率副本
2021-11-23 17:45:071769 IDT 還提供另一個更簡單的 CMOS 緩沖器系列,即5PB11xx系列,由五個時鐘扇出緩沖器成員組成,其中最后兩位數(shù)字代表輸出數(shù)量。這些緩沖器是非常高性能、低抖動、低偏移和傳播延遲、非常低功耗的直接 CMOS 扇出緩沖器。
2022-05-05 15:41:131500 KOYUELEC光與電子提供技術支持有容微電子GM50301:超低附加抖動差分輸出時鐘緩沖器
2022-05-07 11:38:452271 KOYUELEC光與電子提供技術支持,有容微電子GM50101:超低附加抖動時鐘緩沖器。
2022-05-07 11:40:151071 的扇出型緩沖器,是一種將一路時鐘源信號通過頻率復制生成多路時鐘信號的器件,通常時鐘緩沖器還兼具有時鐘分配,格式轉換和電平轉換的功能。 對于需要多路時鐘信號的電子系統(tǒng)來說,時鐘源加時鐘緩沖器的方案可以有效降低系統(tǒng)成本,簡化電路設計,為系統(tǒng)多個組件提供多路參
2022-10-18 18:36:5418409 測量扇出緩沖器中的附加抖動
2022-11-04 09:52:080 ADCLK944是一款超快型時鐘扇出緩沖器,采用ADI公司專有的XFCB3硅鍺(SiGe)雙極性工藝制造。這款器件設計用于要求低抖動性能的高速應用。 該器件具有一路配中心抽頭、差分、100
2023-01-04 17:07:41805 1 到 4 扇出緩沖器-74AVC1T1004
2023-02-16 21:16:260 1 到 4 扇出緩沖器-74AVC9112
2023-02-21 19:33:200 GRANDMICRO有容微電子GM50101:超低附加抖動時鐘緩沖器
2023-03-02 11:06:16661 1 到 4 扇出緩沖器-74AVC1T1022
2023-03-03 19:53:470 DS34T10x和DS34S10x TDM分組(TDMoP)器件利用抖動緩沖器來補償分組網絡中存在的分組延遲變化(PDV)。本應用筆記解釋了PDV及其對通信質量的影響。討論了抖動緩沖器的功能和類型。本文還介紹了如何在TDMoP器件中設置抖動緩沖控制器的參數(shù),以最大程度地減少PDV的影響。
2023-03-08 18:20:00649 時鐘緩沖器選型目錄
2021-11-19 16:38:53789 Diodes(達爾科技)是全球主要的差分時鐘IC供應商。Diodes的差分時鐘訊號緩沖器產品組合涵蓋了多種不同輸出訊號(LVPECL,LVDS,HCSL,LowpowerHCSL)與輸出端口數(shù)
2022-10-19 11:08:24350 三態(tài)輸出的緩沖器有哪些用途? 三態(tài)輸出緩沖器是一種電子元件,其主要作用是將一個輸入信號轉換成一個可以控制多個輸出設備的信號。這種緩沖器可以被用于一系列的應用,包括數(shù)碼電路、計算機、消費電子設備、通信
2023-09-21 15:55:361607 等應用已集成越來越多的PCIe終端,矽力杰新一代高性能PCIe時鐘緩沖器SQ82100可以為系統(tǒng)提供20路超低附加抖動的LP-HCSL參考時鐘,能夠簡化系統(tǒng)布局,進一步提高
2023-12-20 08:19:38240
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